參數(shù)資料
型號(hào)： MC68HC11A8
廠商： Motorola, Inc.
元件分類： 8位微控制器
英文描述： 8-Bit Microcontroller(8位微控制器)
中文描述： 8位微控制器（8位微控制器）
文件頁(yè)數(shù)： 263/512頁(yè)
文件大?。?/td> 4071K
代理商： MC68HC11A8
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M68HC11
REFERENCE MANUAL
ASYNCHRONOUS SERIAL COMMUNICATIONS INTERFACE
MOTOROLA
9-33
transmitter takes over and begins sending the preamble character.
Figure 9-13 Transmitter Enable Timing Details
9.6.2 TDRE and Transfers from SCDR to Transmit Shift Register
To transmit information, data is written to the SCDR, which places data in the write-
only TDR. This parallel buffer register holds the character until the transmit serial shift
register is available. When any previously queued characters have finished, the data
from the parallel TDR is transferred into the transmit shift register, and a start and stop
bit are added to it.
Figure 9-14
shows the case where data was written to the SCDR
some time before the middle of the last bit time of a previous character. From this fig-
ure and a functional understanding of the transmitter, a user could develop a similar
timing diagram for cases where the transmitter is idle when SCDR is written.
A sequence of events begins at the middle of the last bit time of the previous character
frame [1]. The inset of
Figure 9-14
shows an expanded view of this sequence. The
rising edge of internal Tx clock [2] occurs at a falling edge of the internal PH2 clock. At
the next falling edge of PH2 [3], a one-half cycle transfer signal is generated. This in-
ternal pulse causes the data waiting in the parallel TDR to be transferred into the trans-
mit shift register. TxD pin [5] finishes sending the stop bit from the previous character
even though the next character is already in the transmit shift register to transmit im-
mediately after the stop bit ends. At the next falling edge of PH2 [4], the TDRE flag is
set to indicate that the parallel TDR is available for another character.
In a case where no data is waiting, in the parallel TDR, the TDRE flag would already
be one prior to [4]. No transfer pulse would be generated as there is nothing available
to transfer. Whenever data is finally written to the parallel TDR, it will transfer almost
immediately to the shift register subject to synchronization delays. All transfers are
synchronized to rising edges of the internal free-running Tx clock signal. Normally, the
relationship between this internal baud-rate clock and running software is not known.
SYNCHRONIZATION
UNCERTAINTY
TE
Tx CLOCK
[1]
PIN ACTS AS PD1
GENERAL PURPOSE I/O
FIRST BIT TIME
OF PREAMBLE
TxD PIN
[3]
[2]
[4]
[5]
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PDF描述
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