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參數(shù)資料
| 型號： | M32000D3FP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 66.6 MHz, RISC MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, 0.65 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 152/155頁 |
| 文件大?。?/td> | 1340K |
| 代理商： | M32000D3FP |
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6-16
M32000D3FP User's Manual
EXTERNAL BUS INTERFACE
6.6 External bus master access
6.6.2 External bus master write cycle
_________
_____
When the M32000D3FP is in the hold state (HACK = "L"), and an "L" level is input to CS, the M32000D3FP
___
interprets it as a bus access request to the internal DRAM. In this case, when the R/W signal is at an "L"
level, the memory controller drives a write cycle to the internal DRAM. Byte data control is specified by the
________
BCH and BCL signals. Only data in the byte positions for which an "L" level is input to BCH or BCL are
_____
written. When writing is complete, an "L" level DC signal is output.
The M32000D3FP stores the requested data in the 128-bit data buffer of the BIU, before writing to the
internal DRAM. This reduces the number of accesses to the internal DRAM when a request to writing to
consecutive addresses is made, and improves bus cycle throughput. Consecutive write cycles within an
128-bit boundary are completed in 1 CLKIN clock period. 3 to 7 CLKIN clock periods are necessary for a
write access crossing an 128-bit boundary when writing to the internal DRAM.
Once the external bus master write cycle has been driven, it cannot be aborted. When an "L" level is input
_____
to CS and an access has started, the values of this and other control signals should be held during the
_____
wait cycles (that is while DC = "H"). After DC outputs an "L" level (access complete), return CS to the "H"
level between the CLKIN falling edge corresponding to the last write cycle and the following CLKIN falling
_____
edge. Return HREQ to the "H" level to return the M32000D3FP from the hold state to normal operation
_____
mode either at the same time as or after CS is returned to the "H" level.
相關(guān)PDF資料 |
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參數(shù)描述 |
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