參數(shù)資料
型號(hào)： INTEL82801
廠商： Intel Corp.
英文描述： 82801AB (ICH0) I/O Controller Hub
中文描述： 82801AB（ICH0）I / O控制器集線器
文件頁(yè)數(shù)： 60/414頁(yè)
文件大小： 2140K
代理商： INTEL82801
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Functional Description
5-10
82801AA and 82801AB Datasheet
Each DMA channel is hardwired to the compatible settings for DMA device size: channels [3:0]
are hardwired to 8-bit, count-by-bytes transfers, and channels [7:5] are hardwired to 16-bit, count-
by-words (address shifted) transfers.
The ICH provides 24-bit addressing in compliance with the ISA-Compatible specification. Each
channel includes a 16-bit ISA-Compatible Current Register which holds the 16 least-significant
bits of the 24-bit address, an ISA-Compatible Page Register which contains the eight next most
significant bits of address.
The DMA controller also features refresh address generation, and autoinitialization following a
DMA termination.
5.3.1
Channel Priority
For priority resolution, the DMA consists of two logical channel groups: channels 0–3 and
channels 4–7. Each group may be in either fixed or rotate mode, as determined by the DMA
Command Register.
DMA I/O slaves normally assert their DREQ line to arbitrate for DMA service. However, a
software request for DMA service can be presented through each channel's DMA Request Register.
A software request is subject to the same prioritization as any hardware request. Please see the
detailed register description for Request Register programming information in the DMA Register
description section.
Fixed Priority
The initial fixed priority structure is as follows:
The fixed priority ordering is 0, 1, 2, 3, 5, 6, and 7. In this scheme, Channel 0 has the highest
priority, and channel 7 has the lowest priority. Channels [3:0] of DMA-1 assume the priority
position of Channel 4 in DMA-2, thus taking priority over channels 5, 6, and 7.
Rotating Priority
Rotation allows for "fairness" in priority resolution. The priority chain rotates so that the last
channel serviced is assigned the lowest priority in the channel group (0–3, 5–7). Channels 0–3
rotate as a group of 4. They are always placed between Channel 5 and Channel 7 in the priority list.
Channel 5–7 rotate as part of a group of 4. That is, channels (5–7) form the first three positions in
the rotation, while channel group (0–3) comprises the fourth position in the arbitration.
Figure 5-7. ICH DMA Controller
Channel 0
Channel 1
Channel 2
Channel 3
Channel 4
Channel 5
Channel 6
Channel 7
DMA-1
DMA-2
High priority.....Low priority
(0, 1, 2, 3)
(5, 6, 7)
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PDF描述
INTEL82802AB Firmware Hub (FWH)
INTELDX2 High-Performance 32-Bit Embedded Processor(高性能32位嵌入式處理器)
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IPS54511 FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH
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參數(shù)描述
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INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL
INTELLIPLUG 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG
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