參數(shù)資料
型號(hào)： INTEL82801
廠商： Intel Corp.
英文描述： 82801AB (ICH0) I/O Controller Hub
中文描述： 82801AB（ICH0）I / O控制器集線器
文件頁(yè)數(shù)： 194/414頁(yè)
文件大?。?/td> 2140K
代理商： INTEL82801
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LPC Interface Bridge Registers (D31:F0)
8-4
82801AA and 82801AB Datasheet
8.1.4
PCISTA—PCI Device Status (LPC I/F—D31:F0)
Offset Address:
Default Value:
Lockable:
06
–
07h
0280h
No
Attribute:
Size:16 bits
Power Well:
R/W
Core
Bit
Description
15
ICH (82801AA):
Detected Parity Error (DPE)— R/W.
1 = PERR# signal goes active. Set even if the PER bit is 0. This bit is cleared by writing a 1 to this bit
position.
ICH0 (82801AB):
Detected Parity Error (DPE)—RO. Hardwired to ‘0’.
14
Signaled System Error (SSE)— R/W.
1 =This bit is set by the ICH if the SERR_EN bit is set and the ICH generates an SERR# on function
0. The ERR_STS register can be read to determine the cause of the SERR#. The SERR# can be
routed to cause SMI#, NMI, or interrupt.
13
Master Abort Status (RMA)— R/W.
1 = ICH generated a master abort on PCI due to LPC I/F master or DMA cycles.
0 = This bit is cleared by writing a 1 to the bit position.
12
Received Target Abort (RTA)— R/W.
1 = ICH received a target abort during LPC I/F master or DMA cycles to PCI.
0 = This bit is cleared by writing a 1 to the bit position.
11
Signaled Target Abort (STA)— R/W.
1 =ICH generated a target abort condition on PCI cycles claimed by the ICH for ICH internal registers
or for going to LPC I/F.
0 = This bit is cleared by writing a 1 to the bit position.
10:9
DEVSEL# Timing Status (DEV_STS)— RO.
01 =
Medium Timing.
8
ICH (82801AA):
Data Parity Error Detected (DPED):
1 =This bit is set when the following conditions occur:
1. The ICH is the initiator of the cycle,
2. The ICH asserted PERR# (for reads) or observed PERR# (for writes), and
3. The PER bit is set.
0 = This bit is reset by writing a 1.
ICH0 (82801AB):
Data Parity Error Detected (DPED)—RO. Hardwired to ‘0’.
7
Fast Back to Back (FB2B)— RO. Always 1. Indicates ICH as a target can accept fast back-to-back
transactions.
6
User Definable Features (UDF). Hardwired to ‘0’
5
66 MHz Capable (66MHZ_CAP)— RO. Hardwired to ‘0’
4:0
Reserved.
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PDF描述
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