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參數(shù)資料
| 型號(hào)： | INTEL82801 |
| 廠(chǎng)商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線(xiàn)器 |
| 文件頁(yè)數(shù)： | 253/414頁(yè) |
| 文件大?。?/td> | 2140K |
| 代理商： | INTEL82801 |
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82801AA and 82801AB Datasheet
8-63
LPC Interface Bridge Registers (D31:F0)
8.8.3.8
GPE0_EN—General Purpose Event 0 Enables Register
I/O Address:
PMBASE + 2Ah
(
ACPI GPE0_BLK + 2)
0000h
No
Bits 0:7 Resume,
Bits 8:15 RTC
Attribute:
Size:
Usage:
R/W
16 bits
ACPI
Default Value:
Lockable:
Power Well:
Note:
This register is symmetrical to the General Purpose Event 0 Status Register. All the bits in this
register should be cleared to 0 based on a Power Button Override. The resume well bits are all
cleared by RSMRST#.
5
AC97_STS.
1 = This bit will be set to 1 by hardware when the codecs are attempting to wake the system. The
value of this bit must be maintained, even through a G3 state. The AC97_STS bit gets set only
from the following two cases:
1.ACSDIN[1] or ACSDIN[0] is high and BITCLK is not oscillating, or
2.The GSCI bit is set (section 13.2.9, NAMBAR +30h, bit 0)
0 = This bit can be reset by writing a one to this bit position.
This bit is not effected by a hard reset caused by a CF9h write.
4
Reserved.
3
USB_STS.
1 = This bit is set when USB controller needs to cause a wake. Additionally if the USB_EN bit is set,
the setting of the USB_STS bit will generate a wake event. This bit is set only by hardware
0 = Reset by writing a one to this position or a resume-well reset.
2
Reserved.
1
THRMOR_STS.
This is the thermal interrupt over-ride status.
1 = This bit is set by hardware anytime a thermal over-ride condition occurs and starts throttling the
processor’s clock at the THRM_DTY ratio.
0 = This bit is cleared by writing a one to this bit position or a resume-well reset. This does not
cause an SMI#, SCI, or wake event.
0
THRM_STS.
This is the thermal interrupt status bit.
1 = This bit is set by hardware anytime the THRM# signal is driven active as defined by the
THRM_POL bit. Additionally if the THRM_EN bit is set, then the setting of the THRM_STS bit
will additionally generate a power management event (SCI or SMI#).
0 = This bit is cleared by software by writing a one to this bit position or a resume-well reset.
Bit
Description
Bit
Description
15:12
Reserved.
11
PME_EN.
Enables the setting of the PME_STS to generate a wake event and/or an SCI. PME#
can be a wake event from the S1–S4 state or from S5 (if entered via SLP_EN, but not power
button override).
1 = Enable
0 = Disable. This bit is only cleared by software, RTCRST#, or RSMRST#.
10:9
Reserved
8
RI_EN.
When both RI_EN and RI_STS are set, a Wake event will occur. If RI_EN is not set, then
when RI_STS is set, no Wake event will occur. This bit is only cleared by software or RTCRST#.
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PDF描述 |
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| INTEL82802AB | Firmware Hub (FWH) |
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參數(shù)描述 |
|---|---|
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| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
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