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參數(shù)資料
| 型號： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁數(shù)： | 285/414頁 |
| 文件大小： | 2140K |
| 代理商： | INTEL82801 |
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82801AA and 82801AB Datasheet
9-13
IDE Controller Registers (D31:F1)
9.2.2
BMIS[P,S]—Bus Master IDE Status Register
Address Offsets:
Primary: 02h
Secondary: 0Ah
00h
Attribute:
R/WC
Default Value:
Size:
8 bits
9.2.3
BMID[P,S]—Bus Master IDE Descriptor Table Pointer
Register
Address Offsets:
Primary: 04h
Secondary: 0Ch
All bits undefined
Attribute:
R/W
Default Value:
Size:
32 bits
Bit
Description
7
Reserved. Must return 0 on reads.
6
Drive 1 DMA Capable.
1 = Capable. This read/write bit is set by device dependent code (BIOS or device driver) to indicate
that drive 1 for this channel is capable of DMA transfers, and that the controller has been
initialized for optimum performance. The ICH does not use this bit. It is intended for systems that
do not attach BMIDE to the PCI bus.
0 = Not Capable.
5
Drive 0 DMA Capable.
1 = Capable. This read/write bit is set by device dependent code (BIOS or device driver) to indicate
that drive 0 for this channel is capable of DMA transfers, and that the controller has been
initialized for optimum performance. The ICH does not use this bit. It is intended for systems that
do not attach BMIDE to the PCI bus.
0 = Not Capable.
4:3
Reserved. Must return 0 on reads.
2
Interrupt.
Software can use this bit to determine if an IDE device has asserted its interrupt line.
When this bit is read as a one, all data transferred from the drive is visible in system memory. If the
interrupt status bit is cleared (by writing a 1 to this bit), while the interrupt is still active, this bit will
remain clear until another assertion edge is detected on the interrupt line.
1 = This bit is set by the rising edge of the IDE interrupt line.
0 = This bit is cleared when a '1' is written to it by software.
IRQ14
Primary Channel interrupt
IRQ15
Secondary Channel interrupt
This bit is set independent of whether the bit is masked in the 8259 or the internal I/O APIC.
1
Error.
1 = This bit is set when the controller encounters a target abort or master abort when transferring
data on PCI.
0 = This bit is cleared when a '1' is written to it by software.
0
Bus Master IDE Active (ACT)—RO.
1 = Set by the ICH when the Start bit is written to the Command register.
0 = This bit is cleared by the ICH when the last transfer for a region is performed, where EOT for that
region is set in the region descriptor. It is also cleared by the ICH when the Start bit is cleared in
the Command register. When this bit is read as a zero, all data transferred from the drive during
the previous bus master command is visible in system memory, unless the bus master
command was aborted.
Bit
Description
31:2
Base address of Descriptor table (BADDR).
Corresponds to A[31:2]. The Descriptor Table must be
DWord aligned. The Descriptor Table must not cross a 64K boundary in memory.
1:0
Reserved.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| INTEL82802AB | Firmware Hub (FWH) |
| INTELDX2 | High-Performance 32-Bit Embedded Processor(高性能32位嵌入式處理器) |
| INTELDX4 | Embedded Write-Back Enhanced Processor(32位回復(fù)嵌入式增強型處理器) |
| IPS54511 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
| IPS5451 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL82802AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Firmware Hub (FWH) |
| INTELLIGENT CHARGER + 4AA | 制造商:Energizer 功能描述:Bulk |
| INTELLI-INCH-LR-STARTER K | 制造商:ALL MOTION 功能描述:Intelli-Inch Stepper & Controller Starter Kit |
| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
| INTELLIPLUG | 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG |
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