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參數(shù)資料
| 型號： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁數(shù)： | 309/414頁 |
| 文件大小： | 2140K |
| 代理商： | INTEL82801 |
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82801AA and 82801AB Datasheet
11-7
SMBus Controller Registers (D31:F3)
11.2.1
HST_STA—Host Status Register
Register Offset:
Default Value:
00h
00h
Attribute:
Size:
R/WC
8-bits
All status bits are set by hardware and cleared by the software writing a one to the particular bit
position. Writing a zero to any bit position has no affect.
Bit
Description
7
BYTE_DONE_STS—R/WC.
1 = The ICH has received a byte (for Block Read commands) or if it has completed transmission of
a byte (for Block Write commands).
This bit will be set even on the last byte of the transfer.
For the ICH (82801AA), this bit is not set when transmission is due to the Alert On LAN*
heartbeat.
6
INUSE_STS—R/W.
After a full PCI reset, a read to this bit returns a 0. After the first read,
subsequent reads will return a 1. A write of a 1 to this bit will reset the next read value to 0. Writing a
0 to this bit has no effect. Software can poll this bit until it reads a 0, and will then own the usage of
the host controller. This bit has no other effect on the hardware, and is only used as semaphore
among various independent software threads that may need to use the ICH’s SMBus logic.
5
SMBALERT_STS—R/WC.
1 = The source of the interrupt or SMI# was the SMBALERT# signal. This bit is only cleared by
software writing a 1 to the bit position or by RSMRST# going low.
If the signal is programmed as a GPIO, then this bit will never be set.
4
FAILED—R/WC.
1 = The source of the interrupt or SMI# was a failed bus transaction. This bit is set in response to
the KILL bit being set to terminate the host transaction.
3
BUS_ERR—R/WC.
1 = The source of the interrupt of SMI# was a transaction collision.
2
DEV_ERR—R/WC.
1 = The source of the interrupt or SMI# was due to one of the following:
Illegal Command Field,
Unclaimed Cycle (host initiated),
Host Device Time-out Error.]
0 = Software resets this bit by writing a 1 to this location. The ICH will then deassert the interrupt or
SMI#.
1
INTR—R/WC.
This bit can only be set by termination of a command and the INTREN bit of the Host
Controller Register (offset 02h) is set.
1 = The source of the interrupt or SMI# was the successful completion of its last command.
0 = Software resets this bit by writing 1 to this location. The ICH will then deassert the interrupt or
SMI#.
0
HOST_BUSY—R/WC.
1 = The ICH is running a command from the host interface. No SMB registers should be accessed
while this bit is set, except the BLOCK DATA BYTE Register. The BLOCK DATA BYTE Register
can be accessed when this bit is set only when the SMB_CMD bits in the Host Control Register
are programmed for Block command or I
C Read command. This is necessary to check the
BYTE_DONE_STS bit.
相關PDF資料 |
PDF描述 |
|---|---|
| INTEL82802AB | Firmware Hub (FWH) |
| INTELDX2 | High-Performance 32-Bit Embedded Processor(高性能32位嵌入式處理器) |
| INTELDX4 | Embedded Write-Back Enhanced Processor(32位回復嵌入式增強型處理器) |
| IPS54511 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
| IPS5451 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL82802AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Firmware Hub (FWH) |
| INTELLIGENT CHARGER + 4AA | 制造商:Energizer 功能描述:Bulk |
| INTELLI-INCH-LR-STARTER K | 制造商:ALL MOTION 功能描述:Intelli-Inch Stepper & Controller Starter Kit |
| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
| INTELLIPLUG | 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG |
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