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參數(shù)資料
| 型號： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁數(shù)： | 159/414頁 |
| 文件大?。?/td> | 2140K |
| 代理商： | INTEL82801 |
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82801AA and 82801AB Datasheet
5-109
Functional Description
ICH core well outputs may be used as strapping options for the ICH, sampled during system reset.
These signals may have weak pullups/pulldowns; however, this will not interfere with link
operation. ICH inputs integrate weak putdowns to prevent floating traces when a secondary codec
is not attached. When the Shut Off bit in the control register is set, all buffers will be turned off and
the pins will be held in a steady state, based on these pullups/pulldowns.
BIT_CLK is fixed at 12.288 MHz and is sourced by the primary codec. It provides the necessary
clocking to support the twelve 20-bit time slots. AC-link serial data is transitioned on each rising
edge of BIT_CLK. The receiver of AC-link data samples each serial bit on the falling edge of
BIT_CLK.
Synchronization of all AC-link data transactions is signaled by the AC’97 controller via the
AC_SYNC signal, as shown in
Figure 5-19
. The primary codec drives the serial bit clock onto the
AC-link, which the AC’97 controller then qualifies with the AC_SYNC signal to construct data
frames. AC_SYNC, fixed at 48 KHz, is derived by dividing down BIT_CLK. AC_SYNC remains
high for a total duration of 16 BIT_CLKs at the beginning of each frame. The portion of the frame
where AC_SYNC is high is defined as the tag phase. The remainder of the frame where AC_SYNC
is low is defined as the data phase. Each data bit is sampled on the falling edge of BIT_CLK.
The ICH has two SDIN pins allowing a single or dual codec configuration. When two codecs are
connected, the primary and secondary codecs can be connected to either SDIN line; however, it is
recommended that the primary codec be attached to SDIN [0]. The ICH does not distinguish
between primary and secondary codecs on its SDIN[1:0] pins; however, the registers do distinguish
between SDIN[0] and SDIN[1] for wake events, etc. The primary codec can be an AC
(audio codec), MC (modem codec), or AMC (audio/modem codec) device. The secondary codec
can only be an MC device.
Valid codec configurations include the following:
AC (Primary)
MC (Primary)
AC (Primary) + MC (Secondary)
AMC (Primary)
The ICH does not support optional test modes as outlined in the AC’97 specification.
Figure 5-19. AC-link Protocol
SYNC
BIT_CLK
SDIN
slot(1)
Time Slot "Valid"
(20.8uS
Slot 1
Slot 2
0
19
0
19
0
19
0
Slot 3
Slot 12
81.4 nS
12.288 MHz
slot(2)
"0"
"0"
"0"
slot(12)
("1" = time slot cBits
19
Codec
Ready
End of previous
Audio Frame
Tag Phase
Data Phase
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| INTEL82802AB | Firmware Hub (FWH) |
| INTELDX2 | High-Performance 32-Bit Embedded Processor(高性能32位嵌入式處理器) |
| INTELDX4 | Embedded Write-Back Enhanced Processor(32位回復(fù)嵌入式增強型處理器) |
| IPS54511 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
| IPS5451 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL82802AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Firmware Hub (FWH) |
| INTELLIGENT CHARGER + 4AA | 制造商:Energizer 功能描述:Bulk |
| INTELLI-INCH-LR-STARTER K | 制造商:ALL MOTION 功能描述:Intelli-Inch Stepper & Controller Starter Kit |
| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
| INTELLIPLUG | 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG |
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