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參數(shù)資料
| 型號： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁數(shù)： | 31/414頁 |
| 文件大小： | 2140K |
| 代理商： | INTEL82801 |
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82801AA and 82801AB Datasheet
2-3
Signal Description
STOP#
I/O
Stop:
STOP# indicates that the ICH, as a Target, is requesting the Initiator to stop the
current transaction. STOP# causes the ICH, as an Initiator,
to stop the current
transaction. STOP# is an output when the ICH is a Target and an input when the ICH is
an Initiator. STOP# is tri-stated from the leading edge of PCIRST#. STOP# remains tri-
stated until driven by the ICH.
PAR
I/O
Calculated/Checked Parity:
PAR uses "even" parity calculated on 36 bits, AD[31:0]
plus C/BE[3:0]#. "Even" parity means that the ICH counts the number of "1"s within the
36 bits plus PAR and the sum is always even. The ICH always calculates PAR on 36
bits regardless of the valid byte enables. The ICH generates PAR for address and data
phases and only guarantees PAR to be valid one PCI clock after the corresponding
address or data phase. The ICH drives and tri-states PAR identically to the AD[31:0]
lines except that the ICH delays PAR by exactly one PCI clock. PAR is an output during
the address phase (delayed one clock) for all ICH initiated transactions. PAR is an
output during the data phase (delayed one clock) when the ICH is the Initiator of a PCI
write transaction, and when it is the Target of a read transaction. ICH checks parity
when it is the Target of a PCI write transaction. If a parity error is detected, the ICH sets
the appropriate internal status bits and has the option to generate an NMI# or SMI#.
PERR# /
GPIO[7]
(ICH only)
I/O
Parity Error (82801AA ICH only):
An external PCI device drives PERR# when it
receives data that has a parity error. For the 82801AA, the ICH drives PERR# when it
detects a parity error. The ICH can either generate an NMI# or SMI# upon detecting a
parity error (either detected internally or reported via the PERR# signal).
If this signal is not used for PERR#, it can instead be used as a GPIO.
NOTE:
GPIO[7] is a non-muliplexed signal on the ICH0 (82801AB).
REQ[0:3]#
I
PCI Requests (REQ[0:3]):
NOTE:
Note:REQ[0]# is programmable to have improved arbitration latency for
supporting PCI-based 1394 controllers.
REQ[4]#
REQ[5]# /
REQ[B]# /
GPIO[1]
(ICH only)
I
PCI Requests (REQ[4,5]) (82801AA ICH only):
REQ[5]# is multiplexed with
PC/PCI REQ[B]# (must choose one or the other, but not both). If not used for PCI or
PC/PCI, REQ[5]#/REQ[B]# can instead be used as GPIO[1].
NOTES:
1. REQ[B]# and GPIO[1] are on both the ICH (82801AA) and
ICH0 (82801AB) components.
2. GPIO[1] is only muliplexed with REQ[B]#l on the ICH0 (82801AB).
GNT[0:3]#
O
PCI Grants:
Pullup resistors are not required on these signals. If pullups are used, they
should be tied to the Vcc3_3 power rail.
GNT[4]#
GNT[5]#/
GNT[B]# /
GPIO[17]#
(ICH only)
O
PCI Grants (GNT[4,5]) (82801AA ICH only):
Pullup resistors are not required on these
signals. If pullups are used, they should be tied to the Vcc3_3 power rail.
GNT[5]# is multiplexed with PC/PCI GNT[B]# (must choose one or the other, but not
both). If not needed for PCI or PC/PCI, GNT[5]# can instead be used as a GPIO.
NOTES:
1. GNT[B]# and GPIO[17] are on both the ICH (82801AA) and
ICH0 (82801AB) components.
2. GPIO[17] is only muliplexed with GNT[B]#l on the ICH0 (82801AB).
PCICLK
I
PCI Clock:
33 MHz clock. PCICLK provides timing for all transactions on the PCI Bus.
PCIRST#
O
PCI Reset:
ICH asserts PCIRST# to reset devices that reside on the PCI bus. The ICH
asserts PCIRST# during power-up and when S/W initiates a hard reset sequence
through the RC (CF9h) register. The ICH drives PCIRST# inactive a minimum of 1 ms
after PWROK is driven active. The ICH drives PCIRST# active a minimum of 1 ms
when initiated through the RC register.
PLOCK#
I/O
PCI Lock:
Indicates an exclusive bus operation and may require multiple transactions
to complete. ICH asserts PLOCK# when it performs non-exclusive transactions on the
PCI bus. PLOCK# is ignored when PCI masters are granted the bus.
Table 2-3. PCI Interface Signals (Sheet 2 of 3)
Name
Type
Description
相關PDF資料 |
PDF描述 |
|---|---|
| INTEL82802AB | Firmware Hub (FWH) |
| INTELDX2 | High-Performance 32-Bit Embedded Processor(高性能32位嵌入式處理器) |
| INTELDX4 | Embedded Write-Back Enhanced Processor(32位回復嵌入式增強型處理器) |
| IPS54511 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
| IPS5451 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL82802AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Firmware Hub (FWH) |
| INTELLIGENT CHARGER + 4AA | 制造商:Energizer 功能描述:Bulk |
| INTELLI-INCH-LR-STARTER K | 制造商:ALL MOTION 功能描述:Intelli-Inch Stepper & Controller Starter Kit |
| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
| INTELLIPLUG | 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG |
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