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參數(shù)資料
| 型號： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁數(shù)： | 161/414頁 |
| 文件大?。?/td> | 2140K |
| 代理商： | INTEL82801 |
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82801AA and 82801AB Datasheet
5-111
Functional Description
Output Slot 2: Command Data Port
The command data port is used to deliver 16-bit control register write data in the event that the
current command port operation is a write cycle as indicated in slot 1, bit 19. If the current
command port operation is a read, then the entire slot time stuffed with 0’s by the ICH. Bits [19:4]
contain the write data. Bits [3:0] are reserved and are stuffed with zeros.
Output Slot 3: PCM Playback Left Channel
Output frame slot 3 is the composite digital audio left playback stream. Typically, this slot is
composed of standard PCM (.wav) output samples digitally mixed by the host processor. The ICH
transmits sample streams of 16 bits and stuffs the remaining bits with zeros.
Data in output slots 3 and 4 from the ICH should be duplicated by software, if there is only a single
channel out.
Output Slot 4: PCM Playback Right Channel
Output frame slot 4 is the composite digital audio right playback stream. Typically, this slot is
composed of standard PCM (.wav) output samples digitally mixed by the host processor. The ICH
transmits sample streams of 16 bits and stuffs the remaining bits with zeros.
Data in output slots 3 and 4 from the ICH should be duplicated by software if there is only a single
channel out.
Output Slot 5: Modem Codec
Output frame slot 5 contains modem DAC data. The modem DAC output supports 16 bit
resolution. At boot time, if the modem codec is supported, the AC’97 controller driver determines
the DAC resolution. During normal runtime operation the ICH stuffs trailing bit positions within
this time slot with zeros.
Output Slots 6-11: Reserved
Output frame slots 6-11 are reserved and are always stuffed with 0’s by the ICH AC’97 controller.
Output Slot 12: I/O Control
16 bits of DAA and GPIO control (output) and status (input) have been directly assigned to bits on
slot 12 to minimize latency of access to changing conditions.
The value of the bits in this slot are the values written to the GPIO control register at offset 54h and
D4h (in the case of a secondary codec) in the modem codec I/O space. The following rules govern
the usage of slot 12.
1. Slot 12 is marked invalid by default on coming out of AC-link reset, and will remain invalid
until a register write to 54h/D4h.
2. A write to offset 54h/D4h in codec I/O space will cause the write data to be transmitted on slot
12 in the next frame, with slot 12 marked valid, and the address/data information to also be
transmitted on slots 1 and 2.
3. After the first write to offset 54h/D4h, slot 12 remains valid for all following frames. The data
transmitted on slot 12 is the data last written to offset 54h/D4h. Any subsequent write to the
register will cause the new data to be sent out on the next frame.
4. Slot 12 gets invalidated after the following events: PCI reset, AC'97 cold reset, warm reset,
and hence a wake from S3, S4, or S5. Slot 12 remains invalid until the next write to offset
54h/D4h.
相關PDF資料 |
PDF描述 |
|---|---|
| INTEL82802AB | Firmware Hub (FWH) |
| INTELDX2 | High-Performance 32-Bit Embedded Processor(高性能32位嵌入式處理器) |
| INTELDX4 | Embedded Write-Back Enhanced Processor(32位回復嵌入式增強型處理器) |
| IPS54511 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
| IPS5451 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL82802AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Firmware Hub (FWH) |
| INTELLIGENT CHARGER + 4AA | 制造商:Energizer 功能描述:Bulk |
| INTELLI-INCH-LR-STARTER K | 制造商:ALL MOTION 功能描述:Intelli-Inch Stepper & Controller Starter Kit |
| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
| INTELLIPLUG | 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG |
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