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參數(shù)資料
| 型號(hào)： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁(yè)數(shù)： | 256/414頁(yè) |
| 文件大?。?/td> | 2140K |
| 代理商： | INTEL82801 |
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LPC Interface Bridge Registers (D31:F0)
8-66
82801AA and 82801AB Datasheet
8.8.3.12
SMI_STS—SMI Status Register
I/O Address:
Default Value:
Lockable:
Power Well:
PMBASE + 34h
0000h
No
Core
Attribute:
Size:
Usage:
R/W
16 bits
ACPI or Legacy
Note:
If the corresponding _EN bit is set when the _STS bit is set, the ICH causes an SMI# (except bits 8-
10 and 12, which do not need enable bits since they are logic ORs of other registers that have
enable bits).
3
LEGACY_USB_EN.
1 = Enables legacy USB circuit to cause SMI#.
2
BIOS_EN.
1 = Enables the generation of SMI# when ACPI software writes a 1 to the GBL_RLS bit.
1
EOS (End of SMI).
This bit controls the arbitration of the SMI signal to the processor. This bit must
be set for the ICH to assert SMI# low to the processor. When this bit is set, SMI# signal is
deasserted for 4 PCI clocks before its assertion. Once the ICH asserts SMI# low, the EOS bit is
automatically cleared. In the SMI handler, the processor should clear all pending SMIs (by servicing
them and then clearing their respective status bits), set the EOS bit, and exit SMM. This allows the
SMI arbiter to re-assert SMI upon detection of an SMI event and the setting of a SMI status bit.
0
GBL_SMI_EN.
1 = Enables the generation of SMIs in the system upon any enabled SMI event.
0 = This bit is reset by a PCI reset event. If this bit is not set, no SMI# will be generated.
Bit
Description
Bit
Description
15
SERIRQ_SMI_STS.
1 = Indicates that the SMI# was caused by the SERIRQ decoder.
0 = SMI# was not caused by SERIRQ decoder. This is not a sticky bit.
14
1MIN_STS.
1 = This is set once per minute (±4 seconds). If the 1MIN_EN bit is also set, the ICH generates an
SMI#.
0 = This bit is cleared by writing a 1 to its bit position.
13
TCO_STS.
1 = Indicates the SMI# was caused by the TCO logic.
0 = SMI# not caused by TCO logic.
12
DEVMON_STS.
This bit is a logical OR of bit 12 and 13 in IOMON_STS_EN and DEVACT_STS
registers and is not a sticky bit.
1 = Indicates that the device monitoring logic to generate SMI#. The specific cause of the SMI# is
indicated in the IOMON_STS_EN register and DEVACT_STS register.
11
Reserved
10
GPE1_STS.
This bit is a logical OR of the bits in the GPE1_STS register that are also set up to cause
an SMI# (as indicated by the GPI_ROUT registers) and have the corresponding bit set in the
GPE1_EN register. Bits that are not routed to cause an SMI# have no effect on the GPE1_STS bit.
This is not a sticky bit
9
GPE0_STS.
This bit is a logical OR of the bits in the GPE0_STS register that also have the
corresponding bit set in the GPE0_EN register. This bit is NOT sticky.
8
PM1_STS_REG.
This is an OR of the bits (except bit 5) in the ACPI PM1 Status Reg. (offset
PMBASE+00h). Not sticky.
7
Reserved.
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