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參數(shù)資料
| 型號： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁數(shù)： | 56/414頁 |
| 文件大?。?/td> | 2140K |
| 代理商： | INTEL82801 |
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Functional Description
5-6
82801AA and 82801AB Datasheet
5.2.1.3
Cycle Type / Direction (CYCTYPE + DIR)
The ICH always drives bit 0 of this field to 0. Peripherals running bus master cycles must also drive
bit 0 to 0.
Table 5-3
shows the valid bit encodings:
5.2.1.4
SIZE
Bits[3:2] are reserved. The ICH always drives them to 00. Peripherals running bus master cycles
are also supposed to drive 00 for bits 3:2; however, the ICH ignores those bits. Bits[1:0] are
encoded as shown in
Table 5-4
.
5.2.1.5
SYNC
Valid values for the SYNC field are shown in
Table 5-5
.
NOTE:
All other combinations are RESERVED.
Table 5-3. Cycle Type Bit Definitions
Bits[3:2]
Bit[1]
Definition
00
0
I/O Read
00
1
I/O Write
01
0
Memory Read
01
1
Memory Write
10
0
DMA Read
10
1
DMA Write
11
x
Reserved. If a peripheral performing a bus master cycle generates this value, the
ICH aborts the cycle.
Table 5-4. Transfer Size Bit Definition
Bits[1:0]
Size
00
8 bit transfer (1 byte)
01
16-bit transfer (2 bytes)
10
Reserved. The ICH never drives this combination. If a peripheral running a bus master cycle
drives this combination, the ICH may abort the transfer.
11
32 bit transfer (4 bytes)
Table 5-5. SYNC Bit Definition
Bits[3:0]
Indication
0000
Ready:
SYNC achieved with no error. For DMA transfers, this also indicates DMA request
deassertion and no more transfers desired for that channel.
0101
Short Wait:
Part indicating wait states. For bus master cycles, the ICH does not use this
encoding. It, instead, uses the Long Wait encoding (see next encoding below).
0110
Long Wait:
Part indicating wait states, and many wait states will be added. This encoding
driven by the ICH for bus master cycles, rather than the Short Wait (0101).
1001
Ready More (Used only by peripheral for DMA cycle):
SYNC achieved with no error and
more DMA transfers desired to continue after this transfer. This value is valid only on DMA
transfers and is not allowed for any other type of cycle.
1010
Error:
Sync achieved with error. This is generally used to replace the SERR# or IOCHK#
signal on the PCI/ISA bus. It indicates that the data is to be transferred, but there is a serious
error in this transfer. For DMA transfers, this not only indicates an error, but also indicates
DMA request deassertion and no more transfers desired for that channel.
相關PDF資料 |
PDF描述 |
|---|---|
| INTEL82802AB | Firmware Hub (FWH) |
| INTELDX2 | High-Performance 32-Bit Embedded Processor(高性能32位嵌入式處理器) |
| INTELDX4 | Embedded Write-Back Enhanced Processor(32位回復嵌入式增強型處理器) |
| IPS54511 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
| IPS5451 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
相關代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL82802AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Firmware Hub (FWH) |
| INTELLIGENT CHARGER + 4AA | 制造商:Energizer 功能描述:Bulk |
| INTELLI-INCH-LR-STARTER K | 制造商:ALL MOTION 功能描述:Intelli-Inch Stepper & Controller Starter Kit |
| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
| INTELLIPLUG | 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG |
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