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參數(shù)資料
| 型號： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁數(shù)： | 152/414頁 |
| 文件大?。?/td> | 2140K |
| 代理商： | INTEL82801 |
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Functional Description
5-102
82801AA and 82801AB Datasheet
Block Read/Write
The Block Write begins with a slave address and a write condition. After the command code, the
ICH issues a byte count that describes how many more bytes will follow in the message. If a slave
had 20 bytes to send, the first byte would be the number 20 (14h), followed by the 20 bytes of data.
The byte count may not be 0.
Instead of a 32-byte buffer for Block Read/Write command, the ICH implements the Block Data
Byte register (D31:F3, I/O offset 07h) for Block Read/Write command.
When programmed for a block write command, the Transmit Slave Address, Host Command, and
Data0 (count) registers are sent. Data is then sent from the Block Data Byte register. After the byte
has been sent, the ICH sets the BYTE_DONE_STS bit to 1 in the Host Status register. If there are
more bytes to send, the software will write the next byte to the Block Data Byte register and will
also clear the BYTE_DONE_STS bit. The ICH will then send the next byte.
On block read commands, after the byte count is stored in the DATA 0 register, the first data byte
goes in the Block Data Byte register; the ICH then sets the BYTE_DONE_STS bit to 1 and
generates an SMI# or interrupt. The SMI# or interrupt handler reads the byte and then clears the
BYTE_DONE_STS bit to allow the next byte to be read into the Block Data Byte register. Note
that after receiving data byte N-1 of the block, the software needs to set the LAST_BYTE bit in the
Host Control Register; this allows the ICH to send a NOT ACK (instead of an ACK) after
receiving the last data byte (byte N) of the block.
After each byte of a block message, the ICH sets the BYTE_DONE_STS bit and generates an
interrupt or SMI#. Software clears the BYTE_DONE_STS bit before the next transfer occurs.
When the interrupt handler clears the BYTE_DONE_STS bit after the last byte has been
transferred, the ICH sets the INTR bit and generates another interrupt to signal the end of the block
transfer. Thus, for a block message of n bytes, the ICH generates n+1 interrupts. The interrupt
handler needs to be implemented to handle all of these interrupts.
The format of the Block Read/Write protocol is shown in
Table 5-79
.
Note:
For Block Write, if the I
2
C_EN bit is set, the format of the command changes slightly. The ICH still
sends the number of bytes indicated in the DATA0 register. However, it does not send the contents
of the Data 0 register as part of the message.
相關PDF資料 |
PDF描述 |
|---|---|
| INTEL82802AB | Firmware Hub (FWH) |
| INTELDX2 | High-Performance 32-Bit Embedded Processor(高性能32位嵌入式處理器) |
| INTELDX4 | Embedded Write-Back Enhanced Processor(32位回復嵌入式增強型處理器) |
| IPS54511 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
| IPS5451 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL82802AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Firmware Hub (FWH) |
| INTELLIGENT CHARGER + 4AA | 制造商:Energizer 功能描述:Bulk |
| INTELLI-INCH-LR-STARTER K | 制造商:ALL MOTION 功能描述:Intelli-Inch Stepper & Controller Starter Kit |
| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
| INTELLIPLUG | 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG |
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