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參數(shù)資料
| 型號： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁數(shù)： | 117/414頁 |
| 文件大?。?/td> | 2140K |
| 代理商： | INTEL82801 |
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82801AA and 82801AB Datasheet
5-67
Functional Description
5.14.1
PIO Transfers
The ICH IDE controller includes both compatible and fast timing modes. The fast timing modes
can be enabled only for the IDE data ports. All other transactions to the IDE registers are run in
single transaction mode with compatible timings. The ICH IDE signals are controlled with the
granularity of the PCI clock.
Up to 2 IDE devices may be attached per IDE connector (drive 0 and drive 1). The IDETIM and
SIDETIM Registers permit different timing modes to be programmed for drive 0 and drive 1 of the
same connector.
The Ultra ATA/33 synchronous DMA timing modes can also be applied to each drive by
programming the SDMACTL and SDMATIM registers. When a drive is enabled for synchronous
DMA mode operation, the DMA transfers are executed with the synchronous DMA timings. The
PIO transfers are executed using compatible timings or fast timings if also enabled.
5.14.1.1
PIO IDE Timing Modes
IDE data port transaction latency consists of startup latency, cycle latency, and shutdown latency.
Startup latency is incurred when a PCI master cycle targeting the IDE data port is decoded and the
DA[2:0] and CSxx# lines are not set up. Startup latency provides the setup time for the DA[2:0]
and CSxx# lines prior to assertion of the read and write strobes (DIOR# and DIOW#).
Cycle latency consists of the I/O command strobe assertion length and recovery time. Recovery
time is provided so that transactions may occur back-to-back on the IDE interface (without
incurring startup and shutdown latency) without violating minimum cycle periods for the IDE
interface. The command strobe assertion width for the enhanced timing mode is selected by the
IDETIM Register and may be set to 2, 3, 4, or 5 PCI clocks. The recovery time is selected by the
IDETIM Register and may be set to 1, 2, 3, or 4 PCI clocks.
If IORDY is asserted when the initial sample point is reached, no wait states are added to the
command strobe assertion length. If IORDY is negated when the initial sample point is reached,
additional wait states are added. Since the rising edge of IORDY must be synchronized, at least
two additional PCI clocks are added.
Shutdown latency is incurred after outstanding scheduled IDE data port transactions (either a non-
empty write post buffer or an outstanding read prefetch cycles) have completed and before other
transactions can proceed. It provides hold time on the DA[2:0] and CSxx# lines with respect to the
read and write strobes (DIOR# and DIOW#). Shutdown latency is 2 PCI clocks in duration. The
IDE timings for various transaction types are shown in
Table 5-51
.
Note that bit 2 (16 bit I/O recovery enable) of the ISA I/O Recovery Timer Register does not add
wait states to IDE data port read accesses when any of the fast timing modes are enabled.
Table 5-51. IDE Transaction Timings (PCI Clocks)
IDE Transaction Type
Startup
Latency
IORDY Sample
Point (ISP)
Recovery Time
(RCT)
Shutdown
Latency
Non-Data Port Compatible
4
11
22
2
Data Port Compatible
3
6
14
2
Fast Timing Mode
2
2 - 5
1 - 4
2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| INTEL82802AB | Firmware Hub (FWH) |
| INTELDX2 | High-Performance 32-Bit Embedded Processor(高性能32位嵌入式處理器) |
| INTELDX4 | Embedded Write-Back Enhanced Processor(32位回復嵌入式增強型處理器) |
| IPS54511 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
| IPS5451 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL82802AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Firmware Hub (FWH) |
| INTELLIGENT CHARGER + 4AA | 制造商:Energizer 功能描述:Bulk |
| INTELLI-INCH-LR-STARTER K | 制造商:ALL MOTION 功能描述:Intelli-Inch Stepper & Controller Starter Kit |
| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
| INTELLIPLUG | 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG |
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