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參數(shù)資料
| 型號(hào)： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁(yè)數(shù)： | 292/414頁(yè) |
| 文件大小： | 2140K |
| 代理商： | INTEL82801 |
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USB Controller Registers (D31:F2)
10-6
82801AA and 82801AB Datasheet
10.1.15
SB_RELNUM—Serial Bus Release Number Register
(USB—D31:F2)
Address Offset:
Default Value:
60h
10h
Attribute:
Size:
RO
8 bits
10.1.16
USB_LEGKEY—USB Legacy Keyboard/Mouse Control
Register (USB—D31:F2)
Address Offset:
Default Value:
C0–C1
2000h
Attribute:
Size:
R/W
16 bits
Bit
Description
7:0
Serial Bus Release Number.
10h = Indicates that the USB controller is compliant with the USB specification release 1.0
Bit
Description
15
SMI Caused by End of Pass-through (SMIBYENDPS).
Indicates if the event occurred. Note that
even if the corresponding enable bit is not set in the Bit 0, then this bit will still be active. It is up to the
SMM code to use the enable bit to determine the exact cause of the SMI#.
1 = Event Occurred
0 = Cleared by writing a 1 to it.
14
Reserved.
13
PCI Interrupt Enable (USBPIRQEN).
Used to prevent the USB controller from generating an
interrupt due to transactions on its ports. Note that it will probably be configured to generate an SMI
using bit 4 of this register. Default to 1 for compatibility with older USB software.
1 = Enable
0 = Disable
12
SMI Caused by USB Interrupt (SMIBYUSB).
Indicates if the event occurred. Note that even if the
corresponding enable bit is not set in the Bit 4, then this bit will still be active. It is up to the SMM code
to use the enable bit to determine the exact cause of the SMI#.
1= Event Occurred
0 = Software should clear the IRQ via the USB controller. Writing a 1 to this bit will have no effect.
11
SMI Caused by Port 64 Write (TRAPBY64W).
Indicates if the event occurred. Note that even if the
corresponding enable bit is not set in the Bit 3, then this bit will still be active. It is up to the SMM code
to use the enable bit to determine the exact cause of the SMI#.
1 = Event Occurred
0 = Cleared by writing a 1 to it.
10
SMI Caused by Port 64 Read (TRAPBY64R).
Indicates if the event occurred. Note that even if the
corresponding enable bit is not set in the Bit 2, then this bit will still be active. It is up to the SMM code
to use the enable bit to determine the exact cause of the SMI#.
1 = Event Occurred
0 = Cleared by writing a 1 to it.
9
SMI Caused by Port 60 Write (TRAPBY60W).
Indicates if the event occurred. Note that even if the
corresponding enable bit is not set in the Bit 1, then this bit will still be active. It is up to the SMM code
to use the enable bit to determine the exact cause of the SMI#.
1 = Event Occurred
0 = Cleared by writing a 1 to it.
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