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參數(shù)資料
| 型號(hào)： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁數(shù)： | 225/414頁 |
| 文件大小： | 2140K |
| 代理商： | INTEL82801 |
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82801AA and 82801AB Datasheet
8-35
LPC Interface Bridge Registers (D31:F0)
8.4.5
ICW3—Slave Controller Initialization Command Word 3
Register
Offset Address:
Default Value:
A1h
All bits undefined
Attribute:
Size:
WO
8 bits
8.4.6
ICW4—Initialization Command Word 4 Register
Offset Address:
Master Controller
–
021h
Slave Controller
–
0A1h
Attribute:
Size:
WO
8 bits
8.4.7
OCW1—Operational Control Word 1 (Interrupt Mask)
Register
Offset Address:
Default Value:
Master Controller
–
021h
Slave Controller
–
0A1h
00h
Attribute:
Size:
R/W
8 bits
Bit
Description
7:3
Reserved. Must be 0.
2:0
Slave Identification Code.
These bits are compared against the slave identification code broadcast
by the master controller from the trailing edge of the first internal INTA# pulse to the trailing edge of
the second internal INTA# pulse. These bits must be programmed to 02h to match the code
broadcast by the master controller. When 02h is broadcast by the master controller during the INTA#
sequence, the slave controller assumes responsibility for broadcasting the interrupt vector.
Bit
Description
7:5
Reserved. Must be 0.
4
Special Fully Nested Mode (SFNM).
Should normally be disabled by writing a 0 to this bit. If
SFNM=1, the special fully nested mode is programmed.
3
Buffered Mode (BUF).
Must be programmed to 0 for the ICH. This is non-buffered mode.
2
Master/Slave in Buffered Mode.
Not used. Should always be programmed to 0.
1
Automatic End of Interrupt (AEOI).
This bit should normally be programmed to 0. This is the normal
end of interrupt. If this bit is 1, the automatic end of interrupt mode is programmed. AEOI is discussed
in Section 16.10.2.
0
Microprocessor Mode.
This bit must be programmed to 1 to indicate that the controller is operating
in an Intel Architecture-based system. Programming this bit to 0 results in improper controller
operation.
Bit
Description
7:0
Interrupt Request Mask.
When a 1 is written to any bit in this register, the corresponding IRQ line is
masked. When a 0 is written to any bit in this register, the corresponding IRQ mask bit is cleared, and
interrupt requests are again accepted by the controller. Masking IRQ2 on the master controller also
masks the interrupt requests from the slave controller.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| INTEL82802AB | Firmware Hub (FWH) |
| INTELDX2 | High-Performance 32-Bit Embedded Processor(高性能32位嵌入式處理器) |
| INTELDX4 | Embedded Write-Back Enhanced Processor(32位回復(fù)嵌入式增強(qiáng)型處理器) |
| IPS54511 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
| IPS5451 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL82802AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Firmware Hub (FWH) |
| INTELLIGENT CHARGER + 4AA | 制造商:Energizer 功能描述:Bulk |
| INTELLI-INCH-LR-STARTER K | 制造商:ALL MOTION 功能描述:Intelli-Inch Stepper & Controller Starter Kit |
| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
| INTELLIPLUG | 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG |
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