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參數(shù)資料
| 型號： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁數(shù)： | 184/414頁 |
| 文件大?。?/td> | 2140K |
| 代理商： | INTEL82801 |
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Hub Interface-to-PCI Bridge Registers (D30:F0)
7-8
82801AA and 82801AB ICH Datasheet
7.1.16
SECSTS—Secondary Status Register (HUB-PCI—D30:F0)
Offset Address:
Default Value:
1E–1Fh
0280h
Attribute:
Size:
R/W
16 bits
For the writable bits in this register, writing a ‘1’ will clear the bit. Writing a ‘0’ to the bit will have
no effect.
Bit
Description
15
ICH (82801AA):
Detected Parity Error (DPE) —R/WC.
1 = ICH (82801AA) detected a parity error on the PCI bus.
0 = This bit is cleared by software writing a 1.
ICH0 (82801AB):
Detected Parity Error—RO. Hardwired to ‘0’.
14
Received System Error (SSE) —R/WC.
1 =
SERR# assertion is received on PCI.
0 = This bit is cleared by software writing a 1.
13
Received Master Abort (RMA) —R/WC.
1 = hub interface to PCI cycle is master-aborted on PCI.
0 = This bit is cleared by software writing a 1.
12
Received Target Abort (RTA) —R/WC.
1 = hub interface to PCI cycle is target-aborted on PCI. For “completion required” cycles from the
hub interface, this event should also set the Signaled Target Abort in the Primary Status Register in
this device, and the ICH must send the “target abort” status back to the hub interface.
0 = This bit is cleared by software writing a 1.
11
Signaled Target Abort (STA) —RO. The ICH does not generate target aborts and does not forward
the target abort response from the hub interface to the PCI interface.
10:9
DEVSEL# Timing Status—RO.
01h = Medium timing.
8
ICH (82801AA):
Data Parity Error Detected—R/WC
1 = The ICH (82801AA) sets this bit when all of the following three conditions are met:
- The Parity Error Response Enable bit in the Bridge Control Register (bit 0, offset 3Eh) is set
- USB, AC’97 or IDE is a Master
- PERR# asserts during a write cycle
OR
a parity error is detected internally during a read cycle
0 = This bit is cleared by software writing a 1.
ICH0 (82801AB):
Data Parity Error Detected—RO. Hardwired to ‘0’.
7
Fast Back to Back—RO.
Hardwired to ‘1’ to indicate that the PCI to hub interface target logic is
capable of receiving fast back-to-back cycles.
6
User Definable Features (UDF) —RO. Hardwired to ‘0’.
5
66 MHz Capable—RO. Hardwired to ‘0’.
4:0
Reserved.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| INTEL82802AB | Firmware Hub (FWH) |
| INTELDX2 | High-Performance 32-Bit Embedded Processor(高性能32位嵌入式處理器) |
| INTELDX4 | Embedded Write-Back Enhanced Processor(32位回復(fù)嵌入式增強(qiáng)型處理器) |
| IPS54511 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
| IPS5451 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL82802AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Firmware Hub (FWH) |
| INTELLIGENT CHARGER + 4AA | 制造商:Energizer 功能描述:Bulk |
| INTELLI-INCH-LR-STARTER K | 制造商:ALL MOTION 功能描述:Intelli-Inch Stepper & Controller Starter Kit |
| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
| INTELLIPLUG | 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG |
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