參數(shù)資料
型號(hào)： INTEL82801
廠商： Intel Corp.
英文描述： 82801AB (ICH0) I/O Controller Hub
中文描述： 82801AB（ICH0）I / O控制器集線器
文件頁(yè)數(shù)： 233/414頁(yè)
文件大小： 2140K
代理商： INTEL82801
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82801AA and 82801AB Datasheet
8-43
LPC Interface Bridge Registers (D31:F0)
8.5.8
IRQPA—IRQ Pin Assertion Register
Memory Address
Default Value:
FEC0_0020h
N/A
Attribute:
Size:
WO
32 bits
The IRQ Pin Assertion Register is present to provide a mechanism to scale the number of interrupt
inputs into the I/O APIC without increasing the number of dedicated input pins. When a device that
supports this interrupt assertion protocol requires interrupt service, that device issues a write to this
register. Bits 4:0 written to this register contain the IRQ number for this interrupt. The only valid
values are 0
–
23. Bits 31:5 are ignored. See
Section 8.5.9
for more details on how PCI devices use
this field.
To provide for future expansion, peripherals should always write a value of 0 for Bits 31:5.
8.5.9
EOIR—EOI Register
Memory Address
Default Value:
FEC0_0040h
N/A
Attribute:
Size:
WO
32 bits
The EOI register is present to provide a mechanism to maintain the level triggered semantics for
level-triggered interrupts issued on the parallel bus.
When a write is issued to this register, the I/O APIC will check the lower 8 bits written to this
register, and compare it with the vector field for each entry in the I/O Redirection Table. When a
match is found, the Remote_IRR bit for that I/O Redirection Entry will be cleared.
Note: This is similar to what already occurs when the APIC sees the EIO message on the serial bus.
Note that if multiple I/O Redirection entries, for any reason, assign the same vector for more than
one interrupt input, each of those entries will have the Remote_IRR bit reset to ‘0’. The interrupt
which was prematurely reset will not be lost because if its input remained active when the
Remote_IRR bit is cleared, the interrupt will be reissued and serviced at a later time. Note: Only
bits 7:0 are actually used. Bits 31:8 are ignored by the ICH.
Note:
To provide for future expansion, the processor should always write a value of 0 to Bits 31:8.
Bit
Description
31:5
Reserved. Bits 31:5 are ignored.
4:0
IRQ Number.
Bits 4:0 written to this register contain the IRQ number for this interrupt. The only
valid values are 0–23.
Bit
Description
31:8
Reserved. To provide for future expansion, the processor should always write a value of 0 to Bits
31:8.
7:0
Redirection Entry Clear.
When a write is issued to this register, the I/O APIC will check this field,
and compare it with the vector field for each entry in the I/O Redirection Table. When a match is
found, the Remote_IRR bit for that I/O Redirection Entry will be cleared.
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PDF描述
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INTELLIPLUG 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG
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