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參數(shù)資料
| 型號： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁數(shù)： | 167/414頁 |
| 文件大?。?/td> | 2140K |
| 代理商： | INTEL82801 |
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82801AA and 82801AB Datasheet
5-117
Functional Description
The codec must not respond with the activation of BIT_CLK until AC_SYNC has been sampled
low again by the codec. This prevents the false detection of a new frame.
Note:
On receipt of wake up signalling from the codec, the digital controller issues an interrupt, if
enabled. Software then has to issue a warm or cold reset to the codec by setting the appropriate bit
in the Global Control Register.
5.18.4
System Reset
Table 5-85
indicates the states of the link during various system reset and sleep conditions.
NOTE:
1. ICH core well outputs are used as strapping options for the ICH sampled during system reset. These signals
may have weak pullups/pulldowns on them. The ICH outputs will be driven to the appropriate level prior to
AC_RST# being deasserted, preventing a codec from entering test mode. Straps are tied to the core well to
prevent leakage during a suspend state.
2. The pull-down resistors on these signals are only enabled when the AC-Link Shut Off bit in the AC’97 Global
Control Register is set to 1. All other times, the pull-down resistor is disabled.
3. AC_RST# is held low during S3-S5. It cannot be programmed high during a suspend state.
4. SDIN[1:0] are driven low by codecs during normal states. If the codec is powered in suspend states, it will
hold SDIN[1:0] low. However, if the codec is not present or not powered in suspend, external pull-downs are
required.
The transition of AC_RST# to the deasserted state only occurs under driver control. In the S1 sleep
state, the state of the AC_RST# signal is controlled by the AC’97 Cold Reset# bit (bit 1) in the
Global Control register. AC_RST# is asserted (low) by the ICH under the following conditions:
RSMRST# (system reset, including the a reset of the resume well and PCIRST#)
Mechanical power up (causes PCIRST#)
Write to CF9h hard reset (causes PCIRST#)
Transition to S3/S4/S5 sleep states (causes PCIRST#)
Write to AC’97 Cold Reset# bit in the Global Control Register.
Hardware never deasserts AC_RST# (i.e., never deasserts the Cold Reset# bit) automatically. Only
software can deassert the Cold Reset# bit and, hence, the AC_RST# signal. This bit, while it
resides in the core well, remains cleared upon return from S3/S4/S5 sleep states. The AC_RST#
pin remains actively driven from the resume well as indicated.
Table 5-85. AC-link state during PCIRST#
Signal
Power Plane
I/O
During
PCIRST#/
After
PCIRST#/
S1
S3
S4/S5
AC_RST#
Resume
3
Output
Low
Low
Cold
Reset
bit (Hi)
Low
Low
AC_SDOUT
Core
1
Output
Low
Running
Low
Low
Low
AC_SYNC
Core
1
Output
Low
Running
Low
Low
Low
BIT_CLK
Core
Input
Driven by
codec
Running
Low
2
Low
2
Low
2
SDIN[1:0]
Resume
Input
Driven by
codec
Running
Low
2,4
Low
2,4
Low
2,4
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| INTEL82802AB | Firmware Hub (FWH) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL82802AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Firmware Hub (FWH) |
| INTELLIGENT CHARGER + 4AA | 制造商:Energizer 功能描述:Bulk |
| INTELLI-INCH-LR-STARTER K | 制造商:ALL MOTION 功能描述:Intelli-Inch Stepper & Controller Starter Kit |
| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
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