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參數(shù)資料
| 型號： | S1C88409D |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 8.8 MHz, MICROCONTROLLER, UUC108 |
| 封裝： | DIE-108 |
| 文件頁數(shù)： | 67/250頁 |
| 文件大?。?/td> | 1877K |
| 代理商： | S1C88409D |
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S1C88409 TECHNICAL MANUAL
EPSON
149
CHAPTER 5: PERIPHERAL CIRCUITS AND OPERATION (Serial Interface)
FSERR, FSRX, FSTX: Interrupt factor flag
(00FF28HD0, D1, D2)
Indicates the generation of the serial interface
interrupt factor.
When "1" is read: Int. factor has generated
When "0" is read: Int. factor has not generated
When "1" is written: Factor flag is reset
When "0" is written: Invalid
The FSERR, FSRX and FSTX flags are interrupt
factor flags corresponding to the receive error,
receive completion and transmit completion
interrupts, respectively. They are set to "1" by a
generation of each factor.
Transmit completion interrupt factor is generated
when a transmission of the shift register data is
completed.
Receive completion interrupt factor is generated
when the received data is transferred to the receive
data buffer.
Receive error interrupt factor is generated when a
parity error, framing error or overrun error has
been detected during data receiving.
At this point, if the corresponding interrupt enable
register is set to "1" and the corresponding inter-
rupt priority register is set to a higher level than
the setting of the interrupt flags (I0 and I1), an
interrupt is generated to the CPU.
Regardless of the interrupt enable register and
interrupt priority register settings, the interrupt
factor flag is set to "1" when the interrupt genera-
tion condition is met.
To accept the subsequent interrupt after an
interrupt generation, it is necessary to re-set the
interrupt flags (set the interrupt flag to a lower
level than the level indicated by the interrupt
priority registers, or execute the RETE instruction)
and to reset the interrupt factor flag. The interrupt
factor flag is reset to "0" by writing "1".
At initial reset, the interrupt factor flags are all
reset to "0".
5.14.11 Programming notes
(1) Setting of the serial interface mode must be
done in the transmission/receiving disabling
status (TXEN = RXEN = "0").
(2) Do not perform double trigger (writing "1") to
TXTRG (RXTRG) during transmission (receiv-
ing). Furthermore, do not execute the SLP
instruction. (When executing the SLP instruc-
tion, set TXEN and RXEN to "0".)
(3) Transmission and receiving cannot be done
simultaneously in the clock synchronous mode
because the clock line (SCLK) is shared with
transmit and receive operation. Therefore, do
not write "1" to RXTRG (TXTRG) when TXTRG
(RXTRG) is "1".
(4) When a parity error or a framing error occurs,
both the receive error interrupt factor flag
FSERR and the receive completion interrupt
factor flag FSRX are simultaneously set to "1".
However, since the receive error interrupt has
priority over the receive completion interrupt,
the receive error interrupt process is executed
first. Therefore, it is necessary to reset the FSRX
flag in the receive error handling routine.
When a receive error interrupt occurs due to an
overrun, receive completion interrupt does not
occur.
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PDF描述 |
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