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參數(shù)資料
| 型號： | S1C88409D |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 8.8 MHz, MICROCONTROLLER, UUC108 |
| 封裝： | DIE-108 |
| 文件頁數(shù)： | 50/250頁 |
| 文件大小： | 1877K |
| 代理商： | S1C88409D |
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S1C88409 TECHNICAL MANUAL
EPSON
133
CHAPTER 5: PERIPHERAL CIRCUITS AND OPERATION (Serial Interface)
5.14.3 Mask option
The input/output terminals of the serial interface
are shared with the I/O port terminals. Therefore,
the terminal specification of the serial interface is
decided by setting the I/O port mask option.
I/O port pull-up resistor
P10 (SIN)
s
s With resistor s
s Gate direct
P12 (SCLK) s
s With resistor s
s Gate direct
P14 (SIN)
s
s With resistor s
s Gate direct
P16 (SCLK) s
s With resistor s
s Gate direct
Note: The configuration of the ports which are
used for the serial interface input differs
depending on the transfer mode setting.
The I/O port has a built-in pull-up resistor that is
activated during the input mode, and it can be
individually selected for use or not by the mask
option. This mask option (pull-up resistor) is
effective for the input lines of the serial interface.
When "Gate direct" is selected, take care that a
floating status does not occur in the input termi-
nal.
5.14.4 Clock source
The clock source of the serial interface is the 8-bit
programmable timer.
When using the internal clock, it is necessary to
output the clock from the 8-bit programmable
timer beforehand.
Refer to Section 5.13, "8-bit Programmable Timer",
for control of the 8-bit programmable timer.
Be aware that the serial interface does not operate
when the OSC3 oscillation circuit has been turned
off, because in this case the 8-bit programmable
timer does not operate.
Synchronous clock in clock
synchronous mode
The clock synchronous master mode divides the
output clock of the 8-bit programmable timer in 1/
16, and uses it as the synchronous clock SCLK.
The clock synchronous slave mode uses an
external clock input from the SCLK terminal. In
this mode, it is not necessary to control the 8-bit
programmable timer.
8-bit programmable timer
output clock
Synchronous clock SCLK
12 3
16
. . .
Fig. 5.14.4.1 Synchronous clock SCLK
Sampling clock (for transmission)
s1: start bit, s2 & s3: stop bit, p: parity bit
7-bit asynchronous mode
(Stop bit: 1 bit, No parity)
s1
D0
D1
D2
D3
D4
D5
D6
s2
(Stop bit: 1 bit, With parity)
s1
D0
D1
D2
D3
D4
D5
D6
p
s2
(Stop bit: 2 bits, No parity)
s1
D0
D1
D2
D3
D4
D5
D6
s2
s3
(Stop bit: 2 bits, With parity)
s1
D0
D1
D2
D3
D4
D5
D6
p
s2
s3
8-bit asynchronous mode
(Stop bit: 1 bit, No parity)
s1
D0
D1
D2
D3
D4
D5
D6
D7
s2
(Stop bit: 1 bit, With parity)
s1
D0
D1
D2
D3
D4
D5
D6
D7
p
s2
(Stop bit: 2 bits, No parity)
s1
D0
D1
D2
D3
D4
D5
D6
D7
s2
s3
(Stop bit: 2 bits, With parity)
s1
D0
D1
D2
D3
D4
D5
D6
D7
p
s2
s3
Fig. 5.14.2.5 Asynchronous transfer data format
相關(guān)PDF資料 |
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