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參數資料
| 型號： | AMD-8151 |
| 英文描述： | AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet |
| 中文描述： | AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數據表 |
| 文件頁數： | 44/378頁 |
| 文件大小： | 3300K |
| 代理商： | AMD-8151 |
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44
Functional Operation
Chapter 3
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
PNPIRQ[2:0]
PNP IRQ pins (with the polarity specified by the associated GPIO control
register).
Active-High SCI interrupt.
External interrupt.
The interrupt signals that go to the PIC.
SCI_IRQ
IRQx
PIC_IRQx
Notes from the interrupt routing equations:
When a PCI, PNP, or SCI interrupt is enabled onto a PIC_IRQ, then the external and serial IRQ
capability for the IRQ is disabled.
External IRQs and serial IRQs are expected to be edge triggered.
PCI pin and SCI interrupts are intended to be level triggered.
PNP interrupts can be level or edge triggered. The inverter available in the GPIO control register
must be used to preserve the polarity from the external signal to the PIC; if this inverter is not
selected, then there is an inversion from the external signal to the PIC.
IRQ14 and IRQ15 change from external interrupts to native mode interrupts driven by the IDE
drives if DevB:1x08[8 and 10] are set respectively. As native mode interrupts, they are still
expected to be active High (externally); they are combined with PIRQA_L logic to become level-
triggered, active Low signals into the PIC.
The keyboard and mouse interrupt pins, IRQ1 and IRQ12, are ANDed with the serial IRQ
versions to go to the USB keyboard emulation logic. The outputs of this logic enter the routing
equations.
In order for the USB keyboard and mouse emulation interrupts to function properly, either the
IRQ1 and IRQ12 pins must be strapped Low or an external keyboard controller must keep the
serial IRQ slots for IRQ1 and IRQ12 Low.
3.4.2.2
PIC/SMI/NMI/INIT to HyperTransport Link Translation
Traditionally, processors have treated SMI, NMI, and INIT as edge triggered interrupts and INTR as a
level triggered interrupt. The PIC, however, is required to generate an edge on its output INTR signal
for each interrupt. Therefore, it too can be treated like it is edge triggered.
SMI, NMI, and INIT all behave the same way. When an active-going edge is detected on the internal
version of these signals, the IC generates the appropriate interrupt message to the host. In order for
another interrupt to occur, the signal must be deasserted and then asserted again (matching the
historical edge-sensitive behavior of these signals). For these messages, MT = SMI, NMI, or INIT (as
appropriate), TM = edge, DM = physical; INTRDEST = 'hFF (all); and VECTOR = 'h00 (does not
matter).
When the PIC detects an interrupt, it asserts its internal INTR signal. If the IOAPIC is enabled, then
this INTR signal is ignored by the HyperTransport interrupt message logic (with the expectation that
the equivalent interrupt will be generated by the IOAPIC). Otherwise, when INTR is asserted, the IC
generates an interrupt request HyperTransport message as follows: MT = ExtINT; TM = edge; DM =
physical; INTRDEST = 'hFF (all); VECTOR = 'h00 (does not matter). The host responds with an
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參數描述 |
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