參數(shù)資料
型號(hào)： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁(yè)數(shù)： 208/378頁(yè)
文件大?。?/td> 3300K
代理商： AMD-8151
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208
Registers
Chapter 4
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
11
CMPOVR. HyperTransport
technology automatic compensation override.
Read-write. 1=The
compensation values speci
fi
ed by DevA:0xE0[RX_ORC, TXN_ORC, and TXP_ORC] are used by the
HyperTransport PHY. 0=The automatic PHY compensation circuit values are used by the
HyperTransport PHY. The state of this bit is latched off of AD[11] at the trailing edge of PWROK reset.
NO_REBOOT. Do not reboot the system when a double TCO timer time out occurs.
Read-write.
0=Reboot system as speci
fi
ed by PORTCF9[FULLRST] when PM46[2NDTO_STS] is set. 1=Do not
reboot the system. The state of this bit is latched off of AD[10] at the trailing edge of PWROK reset.
Low strap required.
Read-write. The default state of this bit is latched off of AD[9] at the trailing edge
of PWROK reset. This bit is required to be Low at all times; if it is High then unde
fi
ned behavior
results.
Low strap required.
Read-only. The default state of this bit is latched off of AD[8] at the trailing edge
of PWROK reset. This bit is required to be Low at all times; if it is High then unde
fi
ned behavior
results.
Low strap required.
Read-write. The default state of this bit is latched off of AD[7] at the trailing edge
of PWROK reset. This bit is required to be Low at all times; if it is High then unde
fi
ned behavior
results.
TBD6.
Read-only. The state of this bit is latched off of AD[6] at the trailing edge of PWROK reset. This
bit controls no internal hardware.
High strap required.
Read-write. The default state of this bit is latched off of AD[5] at the trailing
edge of PWROK reset. This bit is required to be High at all times; if it is Low then unde
fi
ned behavior
results.
Low strap required.
Read-write. The default state of this bit is latched off of AD[4] at the trailing edge
of PWROK reset. This bit is required to be Low at all times; if it is High then unde
fi
ned behavior
results.
TBD3.
Read-only. The state of this bit is latched off of AD[3] at the trailing edge of PWROK reset. This
bit controls no internal hardware.
Low strap required.
Read-only. The default state of this bit is latched off of AD[2] at the trailing edge
of PWROK reset. This bit is required to be Low at all times; if it is High then unde
fi
ned behavior
results.
Low strap required.
Read-only. The default state of this bit is latched off of AD[1] at the trailing edge
of PWROK reset. This bit is required to be Low at all times; if it is High then unde
fi
ned behavior
results.
PCIBIOS.
Read-write. This is speci
fi
es routing of accesses to BIOS address space (speci
fi
ed by
DevB:0x43). 1b = BIOS address space is located on the PCI bus. 0b = BIOS address space is located
on the LPC bus. The state of this bit is latched off of AD[0] at the trailing edge of reset.
10
9
8
7
6
5
4
3
2
1
0
Bits
Description (Continued)
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PDF描述
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