參數(shù)資料
型號： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 143/378頁
文件大?。?/td> 3300K
代理商： AMD-8151
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Chapter 4
Registers
143
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
HyperTransport
Technology Capabilities Pointer Register
DevA:0x34
Default:
0000 00C0h.
Attribute:
Read-only.
PCI Bridge Interrupt and Bridge Control Register
DevA:0x3C
Default:
0000 00FFh.
Attribute:
See below.
Bits
31:8
7:0
Description
Reserved.
CAPABILITIES_PTR.
Speci
fi
es the offset to standard HyperTransport technology registers.
Bits
31:28 Reserved.
27
DTSERREN. Discard timer SERR_L enable.
Read-write. This bit speci
fi
es if a system error is
issued on discard timer expiration. 1= Enable system error. 0= No error is
fl
agged on discard timer
expiration. Note: A system error is only
fl
agged if DevA:0x04[SERREN] is set. This IC signals a
system error by a sync
fl
ood on the HyperTransport
link which also sets DevA:0x04[SSE].
26
DTSTAT. Discard timer status.
Read; set by hardware; write 1 to clear. 1= The IC detected the
expiration of the secondary discard timer. Note: this bit is cleared by PWROK reset but not by
RESET_L.
25
SECDTV. Secondary discard timer value.
Read-write. This bit speci
fi
es after how many clocks a
received response for a delayed request gets discarded. 1= The discard timer counts 2
10
PCI clock
cycles. 0= The discard timer counts 2
15
PCI clock cycles.
24:23 Reserved.
22
Read-write. This bit controls no hardware.
21
MARSP. Master abort response.
Read-write. 1=The response to non-posted requests that come
from the host bus or secondary PCI bus that results in a master abort indicates a target abort
(through PCI bus protocol or HyperTransport link protocol). 0=Master aborts result in normal
responses; read responses are sent with the appropriate amount of data, which are all 1
’
s and writes
are ignored.
20
Reserved.
19
VGAEN. VGA decoding enable.
Read-write. 1=Route host-initiated commands targeting VGA-
compatible address ranges to the secondary PCI bus. These include memory accesses from A0000h
to BFFFFh, I/O accesses in which address bits[9:0] range from 3B0h to 3BBh or 3C0h to 3DFh
(address bits[15:10] are not decoded, regardless of bit[18], ISA enable). 0=PCI does not decode
VGA-compatible address ranges.
18
ISAEN. ISA decoding enable.
Read-write. 1=The I/O address window speci
fi
ed by DevA:0x1C[15:0]
is limited to the
fi
rst 256 bytes of each 1K byte block speci
fi
ed. 0=The PCI I/O window is the whole
range speci
fi
ed by DevA:0x1C[15:0].
Description
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