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參數(shù)資料
| 型號： | AMD-8151 |
| 英文描述： | AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet |
| 中文描述： | AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表 |
| 文件頁數(shù)： | 132/378頁 |
| 文件大?。?/td> | 3300K |
| 代理商： | AMD-8151 |
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132
Functional Operation
Chapter 3
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
3.10.17.1
H_RESET
Hardware Reset (H_RESET) occurs when the RESET_L signal is asserted. When the minimum pulse
width timing as specified in the RESET_L signal description has been satisfied, an internal reset
operation is performed.
H_RESET programs most of the internal registers to their default values. Note that there are several
register fields that are undefined after H_RESET. See the descriptions of the individual registers for
details.
H_RESET clears most of the registers in the PCI configuration space. H_RESET resets the internal
state machines.
To allow the LAN Ethernet controller to report wake-up events while operating in the D3cold state,
the internal H_RESET signal is blocked and no internal reset occurs when Dev1:0x44[PWRSTAT] is
3h. This allows wake-up logic to function correctly when RESET_L is asserted in S3-5. An internal
H_RESET signal is automatically generated and a reset operation occurs when
Dev1:0x44[PWRSTAT] is changed from 3h to any other value.
3.10.17.2
RUN Reset
A RUN reset is generated when the value of the RUN bit (CMD0, bit 0) is changed from 1 to 0.
RUN reset resets most of the bits in CMD0 and INT0.
RUN reset terminates all network activity abruptly and resets the internal state machines. The host
can use the suspend mode (TX_SPND and RX_SPND in CMD0) to terminate all network activity in
an orderly sequence before clearing the RUN bit.
3.10.17.3
Power Up Reset
Power Up reset is generated when power is first applied to the network controller or when clock to the
controller is enabled (see DevB:3x64). The assertion of this signal generates a hardware reset
(H_RESET). In addition, it clears certain power management bits in PCI_PMCSR, CMD7, and
STAT0 that H_RESET does not affect.
3.10.17.4
External PHY Reset
The PHY_RST pin is intended to be connected to the reset input of an external PHY that does not
have its own power on reset capability. The polarity of PHY_RST is determined by the
PHY_RST_POL bit in CMD3.
The host CPU can cause the PHY_RST pin to be asserted by setting the RESET_PHY or the
RESET_PHY_PULSE pin in CMD3. The PHY_RST pin remains asserted as long the RESET_PHY
bit has the value 1. If the RESET_PHY_PULSE bit is set, the PHY_RST pin remains asserted for a
time determined by the contents of the RESET_PHY_WIDTH field in CTRL1 (bits 23:16).
RESET_PHY_PULSE is a read-only bit that does not have to be cleared. The RESET_PHY and the
RESET_PHY_PULSE bits should not be set at the same time.
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| AMD8257 | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:Programmable DMA Controller |
| AMD850-N14BD | 制造商:SMC Corporation of America 功能描述:MICRO MIST SEPARATOR W/ 1-1/4INCH PORTS |
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