參數(shù)資料
型號(hào)： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 336/378頁
文件大小： 3300K
代理商： AMD-8151
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336
Registers
Chapter 4
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
INT0 identifies the source or sources of an interrupt. With the exception of INTR and INTPN, all bits
in this register are “write 1 to clear” so that the CPU can clear the interrupt condition by reading the
register and then writing back the same data that it read. Writing a 0 to a bit in this register has no
effect.
This register is reset by RESET_L. In addition, TINTx, RINT0, RINT_SUM, TINT_SUM,
SPNDINT, and MPINT are reset when the RUN bit is cleared.
13
MPINT. Magic Packet
Interrupt
. Read, write 1b to clear; write mode R. Magic Packet Interrupt is
set by the controller when the device is in the Magic Packet mode and the controller receives a Magic
Packet frame.
Reserved.
TINT3.
Read, write 1b to clear; write mode R. Transmit Interrupt is set by the controller after the OWN
bit in the last descriptor of a transmit frame in this particular ring has been cleared to indicate the
frame has been copied to the transmit FIFO.
TINT2.
Read, write 1b to clear; write mode R. Transmit Interrupt is set by the controller after the OWN
bit in the last descriptor of a transmit frame in this particular ring has been cleared to indicate the
frame has been copied to the transmit FIFO.
TINT1.
Read, write 1b to clear; write mode R. Transmit Interrupt is set by the controller after the OWN
bit in the last descriptor of a transmit frame in this particular ring has been cleared to indicate the
frame has been copied to the transmit FIFO.
TINT0.
Read, write 1b to clear; write mode R. Transmit Interrupt is set by the controller after the OWN
bit in the last descriptor of a transmit frame in this particular ring has been cleared to indicate the
frame has been copied to the transmit FIFO.
UINT. User Interrupt
. Read, write 1b to clear; write mode R. UINT is set by the controller after the
host has issued a user interrupt command by setting UINTCMD in the CMD0 register.
Reserved.
STINT. Software Timer Interrupt
. Read, write 1b to clear; write mode R. The Software Timer
interrupt is set by the controller when the Software Timer counts down to 0. The Software Timer
immediately loads the contents of the Software Timer Value Register, STVAL, into the Software Timer
and begins counting down.
Reserved.
RINT0.
Read, write 1b to clear; write mode R. Receive Interrupt is set by the controller after the last
descriptor of a receive frame for this ring has been updated by writing a 0 to the OWNership bit.
12
11
10
9
8
7
6:5
4
3:1
0
Bits
Description
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