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參數(shù)資料
| 型號： | AMD-8151 |
| 英文描述： | AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet |
| 中文描述： | AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據表 |
| 文件頁數(shù)： | 26/378頁 |
| 文件大?。?/td> | 3300K |
| 代理商： | AMD-8151 |
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26
Signal Descriptions
Chapter 2
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
LID.
Lid change-state detect input. This may be used to
detect state changes in notebook shell lids. The logic for this
pin includes a debounce circuit. When the signal is asserted
High or Low for less than 12 milliseconds, the debounce
logic does not propagate a change of the signal value to the
internal logic; the signal must be asserted for at least 16
milliseconds to be safely detected by the internal logic. This
pin may be configured as GPIO18 by PMD2.
PCISTOP_L.
PCI bus clock stop. This may be used to
control the system clock chip to control the PCI bus clock
signals. It is controlled by DevB:3x50[PSTP]. It may also be
used in association with CLKRUN_L; see Section 3.7.1.5 on
page 56 for more details.
PME_L.
Power management interrupt. This pin may be used
to generate SMI or SCI interrupts and resume events. It
controls PM20[PME_STS].
PNPIRQ[2:0].
Plug and play interrupt request inputs. These
may be assigned to control any of 12 of the internal IRQ
signals by DevB:3x44. PNPIRQ0 may be configured as
GPIO19 by PMD3; PNPIRQ1 may be configured as GPIO20
by PMD4; PNPIRQ2 may be configured as GPIO21 by
PMD5.
PRDY.
Processor ready. When this is asserted, the IC
freezes the timers specified by DevB:3x4C.
PWRBTN_L.
Power button. This may be used to control the
automatic transition from a sleep state to FON. It controls
PM00[PWRBTN_STS]. Also, if it is asserted for four seconds
from any state other than SOFF, then a power button
override event is generated. A power button override event
causes the PWRON_L pin to be driven High and
PM00[PBOR_STS] to be set High. The logic for this pin
includes a debounce circuit. When the signal is asserted
High or Low for less than 12 milliseconds, the debounce
logic does not propagate a change of the signal value to the
internal logic; the signal must be asserted for at least 16
milliseconds to be safely detected by the internal logic.
I, IO
VDD_
IOX
O
VDD_
IO
High
High
Func.
I
VDD_
IOX
I,
IO,
VDD_
IO
Input
Input
Input
I
VDD_
IO
VDD_
IOX
I
Table 6.
System Management Pin Descriptions (Continued)
Pin Name and Description
I/O
Cell
Type
Power
Plane
During
Reset
After
Reset
During
POS
During
S3:S5
相關PDF資料 |
PDF描述 |
|---|---|
| AMD64 | AMD64 Architecture Programmer＇s Manual Volume 1: Application Programming |
| AMDATHLON | AMD Athlon - AMD Athlon Processor Model 4 Revision Guide |
| AMDATHLON64 | AMD Athlon 64 - Report of Management on Processor Performance Benchmarks AMD Athlon 64 Processor 3200+ |
| AMDATHLONMP | AMD Athlon MP - AMD Athlon MP Processor Model 6 Data Sheet |
| AMDATHLONXP | AMD Athlon XP - AMD Athlon XP Processor Model 8 Data Sheet |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AMD-8151BLC | 制造商:Advanced Micro Devices 功能描述:HyperTransport AGP3.0 Graphics Tunnel |
| AMD8255A-5 | 制造商:Advanced Micro Devices 功能描述:8255A-5 |
| AMD8257 | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:Programmable DMA Controller |
| AMD850-N14BD | 制造商:SMC Corporation of America 功能描述:MICRO MIST SEPARATOR W/ 1-1/4INCH PORTS |
| AMD8ATCBK | 制造商:Wiremold / Legrand 功能描述:FLUSH POKE-THRU ASSY/BK/TC |
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