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參數(shù)資料
| 型號： | AMD-8151 |
| 英文描述： | AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet |
| 中文描述： | AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表 |
| 文件頁數(shù)： | 247/378頁 |
| 文件大?。?/td> | 3300K |
| 代理商： | AMD-8151 |
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Chapter 4
Registers
247
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
4. When programmed for alternate function, the status of WDT00[WFIR] can be observed
externally.
SMBus Global Status Register
PME0
Default:
0000h.
Attribute:
Read; set by hardware; write 1 to clear.
Bits
15:12 Reserved.
11
SMB_BSY. SMBus busy.
Read-only. 1=The SMBus is currently busy with a cycle generated by either
the host or another SMBus master.
10
SMBA_STS. SMBALERT_L interrupt status.
This bit is set High by the hardware when
SMBALERT_L is asserted Low. This bit is not set unless the SMBALERT_L function is selected by
PMD6. This bit may trigger an SMI or SCI interrupt if enabled to do so by PME2[SMBA_EN].
9
HSLV_STS. Host-as-slave address match status.
This bit is set High by the hardware when an
SMBus master (including the host controller) generates an SMBus write cycle with a 7-bit address
that matches the one speci
fi
ed by PMEE. This bit is not set until the end of the acknowledge bit after
the last byte is transferred; however, if a time out occurs after the address match occurs and before
last acknowledge, then this bit is not set. This may trigger an SMI or SCI interrupt if enabled to do so
by PME2[HSLV_EN]. This bit resides on the VDD_COREX power plane.
8
SNP_STS. Snoop address match status.
This bit is set High by the hardware when an SMBus
master (including the host controller) generates an SMBus cycle with a 7-bit address that matches the
one speci
fi
ed by PMEF. This bit is not set until the end of the acknowledge bit after the last byte is
transferred; however, if a time out occurs after the address match occurs and before the last
acknowledge, then this bit is not set. This bit may trigger an SMI or SCI interrupt if enabled to do so by
PME2[SNP_EN]. This bit resides on the VDD_COREX power plane.
7:6
Reserved.
5
TO_STS. Time out error status.
This bit is set High by the hardware when a slave device forces a
time out by holding the SMBUSC pin Low for more than 25 milliseconds. This bit may trigger an SMI
or SCI interrupt if enabled to do so by PME2[HCYC_EN].
4
HCYC_STS. Host cycle complete status.
This bit is set High by the hardware when a host cycle
completes successfully. This bit may trigger an SMI or SCI interrupt if enabled to do so by
PME2[HCYC_EN]. Note: it is illegal for SW to attempt to clear this bit when it is not yet set.
3
HST_BSY. Host controller busy.
Read-only. 1=The SMBus host controller is busy with a cycle.
2
PRERR_STS. Protocol error status.
This bit is set High by the hardware when a slave device does
not generate an acknowledge at the appropriate time during a host SMBus cycle. This bit may trigger
an SMI or SCI interrupt if enabled to do so by PME2[HCYC_EN].
1
COL_STS. Host collision status.
This bit is set High by the hardware when a host transfer is
initiated while the SMBus is busy. This bit may trigger an SMI or SCI interrupt if enabled to do so by
PME2[HCYC_EN].
Note: If the SMBus is detected busy prior to the command to initiate a host transfer, then the IC waits
for the initial transaction to complete before executing the host transfer and this bit is not set; this bit
may only be set when host transactions start at approximately the same time as other transactions.
0
ABRT_STS. Host transfer abort status.
This bit is set High by the hardware after a host transfer is
aborted by PME2[ABORT] command. This bit may trigger an SMI or SCI interrupt if enabled to do so
by PME2[HCYC_EN].
Description
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