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參數(shù)資料
| 型號： | AMD-8151 |
| 英文描述： | AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet |
| 中文描述： | AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表 |
| 文件頁數(shù)： | 344/378頁 |
| 文件大?。?/td> | 3300K |
| 代理商： | AMD-8151 |
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344
Registers
Chapter 4
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
LAN Ethernet Controller Status 0
ENC030
Default:
Bits
31:13 Reserved.
12
PMAT_DET. Pattern Match Detected
. Read, write 1b to clear; write mode N. This bit indicates that
an OnNow pattern match has occurred while the device was in the OnNow pattern match mode. This
bit can be cleared to 0 by writing 1 to STAT0, bit 12.
11
MP_DET. Magic Packet
Frame Detected
. Read, write 1b to clear; write mode N. This bit indicates
that a Magic Packet pattern match has occurred while the device was in the Magic Packet mode. This
bit can be cleared to 0 by writing 1 to STAT0, bit 11.
10
LC_DET. Link Change Detected
. Read, write 1b to clear; write mode N. This bit indicates that a
change in the link status of the external PHY device has been detected while the device was in the
Link Change Wake-up mode. This bit can be cleared to 0 by writing 1 to STAT0, bit 10.
9:7
SPEED. Speed
. Read-only. This
fi
eld indicates the bit rate at which the network is running. The
following encoding is used: 000=Unknown, 001=Reserved, 010=10 Mb/s, 011=100 Mb/s, 100-111 are
Reserved.
6
FULL_DUPLEX. Full Duplex
. Read-only. This bit is set when the device is operating in full-duplex
mode.
5
LINK_STATUS. Link Status
. Read-only. This bit is set to the value of the Link Status bit in the status
register (R1) of the default external PHY. (The default external PHY is the PHY addressed by the
AP_PHY0_ADDR
fi
eld of the AUTOPOLL0 Register.) This bit is updated each time the external PHY
’
s
status register is read, either by the Auto-Poll State Machine, by the Network Port Manager, or by a
CPU-initiated read. However, when the Force Link Status bit in CMD3 is set to 1, this bit is forced to 1,
regardless of the contents of the external PHY
’
s status register.
4
AUTONEG_COMPLETE. Auto-negotiation Complete
. Read-only. This bit is set to the value of the
Auto-Negotiation Complete bit in register 1 of the external PHY as determined by the most recent Port
Manager polling cycle.
3
MIIPD. MII PHY Detect
. Read-only. MIIPD re
fl
ects the quiescent state of the MDIO pin. MIIPD is
continuously updated whenever there is no management operation in progress on the MII interface.
When a management operation begins on the interface, the state of MIIPD is preserved until the
operation ends, when the quiescent state is again monitored and continuously updates the MIIPD bit.
When the MDIO pin is at a quiescent LOW state, MIIPD is cleared to 0. When the MDIO pin is at a
quiescent HIGH state, MIIPD is set to 1. Any transition on the MIIPD bit sets the MIIPDTINT bit in
INT0.
2
RX_SUSPENDED. Receiver Suspended
. Read-only. This bit has the value 1 while the receiver is
suspended, and it has the value 0 when the receiver is not suspended.
1
TX_SUSPENDED. Transmitter Suspended
. Read-only. This bit has the value 1 while the transmitter
is suspended, and it has the value 0 when the transmitter is not suspended.
0
RUNNING.
Read-only. This bit is a read-only alias of the RUN bit in CMD0. When this bit is set, the
device is enabled to transmit and receive frames and process descriptors. Note that even though
RUNNING is set, the receiver or transmitter might be disabled because RX_SPND or TX_SPND is set
(in CMD0).
0001_0000h
Description
Attribute:
see below.
Bits [12:10] of this register are reset by Power-On reset. Bits [9:0] of this register are reset by
RESET_L.
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