參數(shù)資料
型號： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 167/378頁
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代理商： AMD-8151
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Chapter 4
Registers
167
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
System Reset Register
PORTCF9
Notes:
1. This register is enabled by DevB:3x41[PCF9EN].
2. This register may be accessed only as a byte operation; 16- or 32-bit accesses to port CF8h
are ignored by this register.
Fixed I/O space; offset: CF9h.
Default:
00h.
Attribute:
See below.
4.4.2
Legacy DMA Controller (DMAC) Registers
The legacy DMA controller (DMAC) in the IC supports the features required by the LPC I/F
Specification Revision 1.0, which are a subset of legacy DMA Controllers. Single, demand, verify,
and increment modes are supported. Block, decrement, cascade modes are not supported. Also,
memory-to-memory transfers and external EOPs (end of process) are not supported.
There are 7 supported DMA channels. Channels 0-3 support 8-bit transfers and channels 5-7 support
16-bit transfers. There is no support for 32-bit DMA transfers. LPC Master device requests are made
using channel 4.
Although not all registers in legacy DMA controllers are supported, the I/O address locations for the
unsupported registers is consistent with legacy logic. The implemented DMAC registers are listed in
the following table.
Bits
7:4
3
Description
Reserved.
FULLRST. Full reset.
Read-write. 1=Full resets require the IC to place the system in the SOFF state
for 3 to 5 seconds; full resets occurs whenever (1) RSTCMD and SYSRST are both written High, (2)
an AC power fail is detected (PWROK goes Low without the appropriate command), or (3) when
PM46[2NDTO_STS] is set while DevB:3x48[NO_REBOOT]=0. 0=Full resets do not transition the
system to SOFF; only the reset signals are asserted.
RSTCMD. Reset command.
Write-only; always reads as a zero. When this bit is written with a 1, a
reset is generated as speci
fi
ed by bits[3,1] of this register (bits[3,1] are observed in their state when
RSTCMD is written to a 1; their previous value does not matter).
SYSRST. System reset.
Read-write. This bit speci
fi
es whether a full system reset or a processor
INIT is generated when PORTCF9[RSTCMD] is written to a 1. 1=Full system reset with RESET_L
and LDTRST_L asserted for about 1.8 milliseconds. 0=INIT HyperTransport
message is sent.
Reserved.
2
1
0
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