參數(shù)資料
型號(hào)： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁(yè)數(shù)： 164/378頁(yè)
文件大?。?/td> 3300K
代理商： AMD-8151
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164
Registers
Chapter 4
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
Watchdog Timer Base Address Register
DevB:0xA8
Default:
0000 0002h.
Attribute:
See below.
4.4
Legacy Registers
4.4.1
Miscellaneous Fixed I/O Space Registers
These registers are in I/O space, at fixed addresses. See Section 4.1.2 on page 136 for a description of
the register naming convention.
AT Compatibility Register
PORT61
Fixed I/O space; offset: 61h.
Default:
00h.
Attribute:
See below.
Bits
31:5
Description
WDTBAR. Watchdog Timer Base Address.
Read-write. These bits are used in the memory space
for decoding the memory mapped Watchdog Timer Registers. There is a maximum of 32 bytes for this
base address.
Read-only. These bits are
fi
xed to 0.
WDTSILENT. Watchdog Timer Silent Mode.
Read-write. When set the watchdog timer does not
cause any action as speci
fi
ed by WDT00[WACT] upon expiring. When cleared the watchdog timer
silent mode is disabled.
WDTHALT. Watchdog Timer Halt.
Read-write
.
When set the watchdog timer goes into the idle state
and its functionality is disabled. When cleared the watchdog timer functionality is enabled.
WDTEN. Watchdog Timer Enable.
Read-write. When set the watchdog timer address decoding as
controlled by DevB:0xA8[WDTBAR] is enabled.
4:3
2
1
0
Bits
7
Description
SERR. SERR_L latch.
Read-only. This bit is set High when SERR_L is asserted and stays High until
cleared by PORT61[CLRSERR]. The state of this bit is combined with RTC70[NMIDIS] and
PORT61[IOCHK] to generate NMI interrupts.
IOCHK. IOCHK_L latch.
Read-only. This bit is set High when the serial IRQ signal IOCHK_L is
asserted or if there is a
sync with error
message received on the LPC bus; it stays High until cleared
by PORT61[CLRIOCHK]. The state of this bit is combined with RTC70[NMIDIS] and PORT61[SERR]
to generate NMI interrupts.
TMR2. Programmable interval timer, timer number 2 output.
Read-only. This bit provides the
current state of the output signal from legacy PIT timer number 2.
RSHCLK. Refresh clock.
Read-only. This bit toggles state at intervals speci
fi
ed by PIT timer 1
(normally, every 15 microseconds).
6
5
4
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