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參數(shù)資料
| 型號(hào)： | AMD-8151 |
| 英文描述： | AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet |
| 中文描述： | AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表 |
| 文件頁數(shù)： | 159/378頁 |
| 文件大小： | 3300K |
| 代理商： | AMD-8151 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁當(dāng)前第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁
Chapter 4
Registers
159
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
PCI Prefetching Control 1
DevB:0x54
When prefetching is enabled by DevB:0x50[PFENx_L] (x=0...7) and a burst read request occurs, then
the IC requests data starting from the request address up to the end of the cacheline, when the request
address is smaller or equal to DevB:0x44[TOM] or when DevB:0x44[ALLPF] = 1. When prefetching
is disabled and the request address is smaller or equal to DevB:0x44[TOM] or when
DevB:0x44[ALLPF] = 1 then the IC requests two double-words of data. Otherwise it requests one
double-word of data (with the correct byte enables).
Prefetching of a second, third or fourth cacheline as enabled by IPF_MR, IPF_MRL, IPF_MRM only
occurs when all of the following conditions are valid.
1. More than 1 internal PCI response buffer is available.
2. At least 1 internal HyperTransport
command buffer is available.
3. The request address is smaller or equal to DevB:0x44[TOM] or DevB:0x44[ALLPF] = 1.
5:3
2
[DPDM1, DPDH1, PFEN1_L].
These bits apply to the REQ_L[1]/GNT_L[1] pair. See bits 2:0.
DPDM0. Discard prefetch data upon upstream or peer to peer transaction
. Read-write.This bit
applies to the REQ_L[0]/GNT_L[0] pair.
1 = When there is a transaction from any PREQ_L/REQ_L[6:1] input which targets anothers device
on the PCI (peer-to-peer), or a transaction from the same master (request from REQ_L[0])
targetting a different location (either to the host or peer-to-peer), no further prefetching occurs and
any prefetch data not yet transferred is discarded, except for one doubleword (the next one to
transfer). Discarding only happens if this transaction is not
fi
nished with a master abort.
0 = Master requests from PREQ_L/REQ_L[6:0] inputs do not affect prefetching.
DPDH0. Discard prefetch data upon host request.
Read-write. This bit applies to the REQ_L[0]/
GNT_L[0] pair.
1 = When there is a host request to the PCI bridge which is executed on the PCI bus, no further
prefetching occurs and any prefetch data not yet transferred is discarded, except for one
doubleword (the next one to transfer).
0 = Host requests to the PCI bridge do not effect prefetching.
Note: Programming of this bit may very based on platform requirements. DPDH is typically
programmed low by system BIOS. The system BIOS may set this bit to protect against stale
prefetch-data scenarios, as described in the PCI speci
fi
cation, revision 2.3, section 3.10, point 6;
scenarios similar to this have been observed, albeit rarely. However, if the PCI bus includes a
device that is accessed frequently as a target, then setting this bit may result in reduced memory
read bandwith.
PFEN0_L. Prefetch enable (active Low) 0 for busmaster burst read requests.
Read-write. This bit
applies to the REQ_L[0]/GNT_L[0] pair.
1 = Prefetching is not enabled. When prefetching is not enabled and a non-burst read request occurs,
then the IC requests one double-word of data from the host. When prefetching is not enabled and
a burst read request occurs, then the IC requests two double-words of data from the host.
0 = Prefetching is enabled. When prefetching is enabled and a non-burst read request occurs, then
the IC requests one double-word of data from the host. When prefetching is enabled and a burst
read request occurs, then the IC requests prefetch data as controlled by DevB:0x50.
1
0
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