參數(shù)資料
型號： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 24/378頁
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代理商： AMD-8151
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24
Signal Descriptions
Chapter 2
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
Table 6.
System Management Pin Descriptions
Pin Name and Description
I/O
Cell
Type
I, IO
Power
Plane
During
Reset
After
Reset
During
POS
During
S3:S5
ACAV.
AC available input. This may be used to detect
changes to the state of system AC power. It controls
PM20[ACAV_STS]. This pin may be configured as GPIO0 by
PMC0.
AGPSTOP_L.
AGPSTOP_L is used in support of the ACPI
C3 and S1 states when an external AGP Graphics device is
used. AGPSTOP_L is asserted during S3/S4/S5. See
Section 3.7.1.6 on page 57 for AGPSTOP_L sequencing
requirements. It is controlled by DevB:3x4F[ASTP_C3EN]
and DevB:3x50[ASTP]. This pin may be configured as
GPIO1 by PMC1.
BATLOW_L.
Battery low input. This may be used to prevent
system resumes from sleep states if the battery power is low
and AC power is not available. This pin may be configured
as GPIO2 by PMC2.
C32KHZ.
32.768 kHz clock output. This signal is active in all
states except MOFF. This pin may be configured as GPIO3
by PMC3.
CLKRUN_L.
Clock run input and open drain output. This
signal is defined by the PCI Mobile Design Guide. It may be
used to control the activity of PCI clocks. It is available in all
power states except STR, STD, SOFF, and MOFF. This pin
may be configured as GPIO5 by PMC5. See PM[DF:C0] for
the power up defaults of all GPIO pins. See Section 3.7.1.5
on page 56 for more details.
CPUSLEEP_L.
Processor non-snoop sleep mode open
drain output. This may be connected to the sleep pin of the
processor to place it into a non-snoop-capable low-power
state. It is controlled by DevB:3x4F[CSLP_C3EN] and
DevB:3x50[CSLP]. This pin may be configured as GPIO6 by
PMC6. See PM[DF:C0] for the power up defaults of all GPIO
pins.
CPUSTOP_L.
Processor clock stop output. This may be
connected to the system clock chip to control the host clock
signals. It is controlled by DevB:3x50[CSTP]. This pin may
be configured as GPIO7 by PMC7.
DCSTOP_L.
DRAM controller stop. This may be connected
to the system memory controller to indicate that its clock is
going to stop. It is controlled by DevB:3x50[DCSTP]. Also
see Section 3.7.1.6 on page 57 for a description of
DCSTOP_L during ACPI state transitions.
EXTSMI_L.
External SMI. This pin may be used to generate
SMI or SCI interrupts and resume events. It controls
PM20[EXTSMI_STS].
VDD_
IOX
Input
Input
Func.
Func.
O, IO
VDD_
IOX
High
High
Func.
Func.
I, IO
VDD_
IOX
Input
Input
Func.
Func.
O, IO
VDD_
IOX
Func.
Func.
Func.
Func.
IOD, IO VDD_
IO
See left See left Func.
OD, IO VDD_
IO
See left See left Func.
O, IO
VDD_
IO
High
High
Func.
O
VDD_
IOX
Func.
Func.
Func.
Func.
I
VDD_
IOX
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