參數(shù)資料
型號： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 156/378頁
文件大小： 3300K
代理商： AMD-8151
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156
Registers
Chapter 4
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
Miscellaneous Control Register
DevB:0x47
Default:
00h.
Attribute:
See below.
Bits
7
Description
EHCDIS. Enhanced host controller con
fi
guration space disable bit.
Read-write. 1= The EHC
con
fi
guration space (Dev0:2xXX) is disabled. Reads return all 0xF (and an NXA error response) and
writes are ignored (and return an NXA error response). 0= The EHC con
fi
guration space is enabled.
Note: If the EHC is disabled the IC is not capable to handle USB 2.0 traf
fi
c.
Must be Low.
Read-write. This bit is required to be Low at all times; if it is High then unde
fi
ned
behavior results.
ALLTOD. All internal PCI interrupts mapped to PIRQD_L.
Read-write. 1=Internal PCI interrupts
—
including the two USB interrupts, the AC
‘
97 interrupts, the Ethernet controller interrupt, the SMBus
2.0 controller interrupt, the primary and secondary port (when these ports are in native mode) IDE
controller interrupts, and the GPIO interrupts as speci
fi
ed by DevB:0x4B[MPIRQ]
—
are mapped to
assert PIRQD_L when they become active; i.e., all these interrupts are shared on PIRQD_L.
0=Internal PCI interrupts are distributed across all four PIRQ[A,B,C,D]_L pins as speci
fi
ed in
Section 3.4.2.1 on page 41 and by DevB:0x4B[MPIRQ].
Must be Low.
Read-write. This bit is required to be Low at all times; if it is High then unde
fi
ned
behavior results.
CMLK_B8. CMOS RAM offsets B8b through BFh lock.
Read; write 1 only. 0=Accesses to the eight
bytes of CMOS RAM (powered by the VDD_COREAL plane) addressed from B8h to BFh are read-
write accessible. 1=Writes to these bytes are ignored and read always return FFh (regardless as to
which of the I/O ports from 70h to 73h are used for the access). After this bit is set High, it cannot be
cleared again by software; it can only be cleared by PWROK reset.
CMLK_38. CMOS RAM offsets 38h through 3Fh lock.
Read; write 1 only. 0=Accesses to the eight
bytes of CMOS RAM (powered by the VDD_COREAL plane) addressed from 38h to 3Fh are read-
write accessible. 1=Writes to these bytes are ignored and read always return FFh (regardless as to
which of the I/O ports from 70h to 73h are used for the access). After this bit is set High, it cannot be
cleared again by software; it can only be cleared by PWROK reset.
RSTONLE. Reset on HyperTransport
link error.
Read-write. 1=Assert the RESET_L and
LDTRST_L pins when either (1) a CRC error is detected on the incoming HyperTransport link
(DevA:0xC4[CRCERR]) or (2) the incoming HyperTransport link is
fl
ooded with sync packets.
0=HyperTransport link errors do not result in resets.
SWRST. Software reset.
Write-only. When this bit is written with 1, a reset pulse is generated over
RESET_L and LDTRST_L. This bit always reads as 0.
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