參數(shù)資料
型號： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 157/378頁
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代理商： AMD-8151
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Chapter 4
Registers
157
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
Function/Device Enable Register
DevB:0x48
Default:
FFFFh.
Attribute:
Read-write.
IOAPIC Con
fi
guration Register 0
DevB:0x4A
Default:
00h.
Attribute:
Read-write.
IOAPIC Con
fi
guration Register 1
DevB:0x4B
Default:
00h.
Attribute:
Read-write.
Bits
15:8
Description
SECENS[7:0]. Secondary PCI bus device enables.
Each of these bits apply to the
fi
rst 8 internal
devices on the secondary PCI bus. Bit[0] applies to device 0, etc. Bits that apply to device numbers
that are not implemented internally are ignored. 1=The device's con
fi
guration space is enabled.
0=The device's con
fi
guration space is invisible; accesses to the space are master aborted; reads
return all ones.
PRIENS[7:0]. Primary PCI bus function enables.
Each of these bits apply to Device B functions
inside the IC (on the primary bus). Bit[1] applies to function 1, bit[3] to function 3, etc. However, bit[0]
is ignored since function 0 cannot be disabled. Bits that apply to internal functions that do not exist in
the IC are required to be Low at all times; setting may result in unde
fi
ned behaviour. 1=The function's
con
fi
guration space is enabled. 0=The function's con
fi
guration space is disabled; accesses to the
space are master aborted and reads return all ones.
7:0
Bits
7:2
1
Description
Reserved.
LINTEN_NMI. Local Interrupt Enable NMI.
1 = MT[3] is set in HyperTransport
link NMI interrupt
request packets not coming from the IOAPIC.
LINTEN_INTR. Local Interrupt Enable INTR.
1 = MT[3] is set in HyperTransport link INTR interrupt
request packets not coming from the IOAPIC.
0
Bits
7
Description
MPIRQ. Multi-processor IRQ mode.
This bit is combined with the mask bits of IOAPIC redirection
table entries 23 through 20 and used to specify if the GPIO[31:28] inputs are mapped to drive the
PIRQ[A,B,C,D]_L pins Low, respectively (GPIO28 to PIRQA_L, etc.). For each of these four pins:
if (MPIRQ & MASK[23:20] & ~GPIO[31:28])
then PIRQ[A,B,C,D]_L = 0;
else PIRQ[A,B,C,D]_L = Z; // high impedance
The polarity of GPIO[31:28], in the above equation, is as seen on the external pins; the polarity is not
altered the programming of DevB:3x[DF:DC]. The four GPIO pins may all be mapped to PIRQD_L, as
speci
fi
ed by DevB:0x47[ALLTOD].
Must be Low.
This bit is required to be Low at all times; if it is High then unde
fi
ned behavior results.
Must be Low.
This bit is required to be Low at all times; if it is High then unde
fi
ned behavior results.
Must be Low.
This bit is required to be Low at all times; if it is High then unde
fi
ned behavior results.
Reserved.
6
5
4:3
2
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