參數(shù)資料
型號(hào)： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 207/378頁
文件大?。?/td> 3300K
代理商： AMD-8151
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Chapter 4
Registers
207
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
PNP IRQ Select Register
DevB:3x44
Bits[11:0] assign PNPIRQ[2:0] pins to IRQs that are routed to interrupt controllers; see
Section 3.4.2.1 on page 41 for more details.
Default:
0000h.
Attribute:
Read-write.
Pins Latched On The Trailing Edge Of Reset Register
DevB:3x48
The default for all of these bits is specified by pull up or pull down resistors on pins during the trailing
edge of the specified reset (PWROK). To latch a Low on these pins, a 10K to 100K ohm resistor to
ground is placed on the signal. To latch a High on these pins, a 10K to 100K ohm resistor to the pin’s
power plane is placed on the signal.
Default:
Each of these bits is latched on the trailing edge of reset.
Attribute:
Seebelow.
Bits
15
Description
TCO_INT_EN. TCO interrupt enable.
1=Enable TCO IRQ selected by DevB:3x44[TCO_INT_SEL] (if
PM22[TCOSCI_EN] = 0).
14:12
TCO_INT_SEL. TCO interrupt select.
Speci
fi
es the IRQ line asserted by either
PM46[INTRDR_STS] (if PM4A[INTRDR_SEL] selects IRQ) or PM44[TCO_INT_STS]. Note: if
PM22[TCOSCI_EN] is set, then this
fi
eld is ignored. Note: if one of IRQ[11:9] is selected, then the
interrupt controller must be programmed as level sensitive for this IRQ.
TCO_INT_SEL Interrupt
0h
IRQ9
1h
IRQ10
2h
IRQ11
3h
Reserved
11:8
IRQ2SEL. PNPIRQ2 interrupt select.
This selects the IRQ number for PNPIRQ2. IRQ0, IRQ2,
IRQ8, and IRQ13 are reserved. If PMD5 does not select the PNPIRQ2 function then this
fi
eld has no
effect. See Section 3.4.2.1 on page 41 for more details.
7:4
IRQ1SEL. PNPIRQ1 interrupt select.
This selects the IRQ number for PNPIRQ1. IRQ0, IRQ2,
IRQ8, and IRQ13 are reserved. If PMD4 does not select the PNPIRQ1 function then this
fi
eld has no
effect. See Section 3.4.2.1 on page 41 for more details.
3:0
IRQ0SEL. PNPIRQ0 interrupt select.
This selects the IRQ number for PNPIRQ0. IRQ0, IRQ2,
IRQ8, and IRQ13 are reserved. If PMD3 does not select the PNPIRQ0 function then this
fi
eld has no
effect. See Section 3.4.2.1 on page 41 for more details.
TCO_INT_SEL Interrupt
4h
5h
6h
7h
APIC IRQ20
APIC IRQ21
APIC IRQ22
APIC IRQ23
Bits
15
Description
TBD15.
Read-only. The state of this bit is latched off of AD[15] at the trailing edge of PWROK reset.
This bit controls no internal hardware.
TBD14.
Read-only. The state of this bit is latched off of AD[14] at the trailing edge of PWROK reset.
This bit controls no internal hardware.
TBD13.
Read-only. The state of this bit is latched off of AD[13] at the trailing edge of PWROK reset.
This bit controls no internal hardware.
SPKRL. SPKR latch.
Read-write. The state of this bit is latched off of SPKR at the trailing edge of
PWROK reset. This controls no internal logic.
14
13
12
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