參數(shù)資料
型號： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 337/378頁
文件大?。?/td> 3300K
代理商： AMD-8151
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Chapter 4
Registers
337
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
LAN Ethernet Controller Interrupt 0 Enable
ENC040
Default:
Bits
31
0000_0000h
Description
VALBIT3. Value bit for byte 3
. The value of this bit is written to any bits in the INTEN0 register that
correspond to bits in the INTEN0[30:24] bit map
fi
eld that are set to 1.
30:28 Reserved.
27
LCINTEN. Link Change Interrupt Enable
. When this bit is set, the INTR bit will be set when the
LCINT bit in INT0 is set.
26
APINT5EN. Auto-Poll Interrupt from Register 5 Enable
. When this bit is set, the INTR bit will be set
when the APINT5 bit in INT0 is set.
25
APINT4EN. Auto-Poll Interrupt from Register 4 Enable
. When this bit is set, the INTR bit will be set
when the APINT4 bit in INT0 is set.
24
APINT3EN. Auto-Poll Interrupt from Register 3 Enable
. When this bit is set, the INTR bit will be set
when the APINT3 bit in INT0 is set.
23
VALBIT2. Value bit for byte 2
. The value of this bit is written to any bits in the INTEN0 register that
correspond to bits in the INTEN0[22:16] bit map
fi
eld that are set to 1.
22
APINT2EN. Auto-Poll Interrupt from Register 2 Enable
. When this bit is set, the INTR bit will be set
when the APINT2 bit in INT0 is set.
21
APINT1EN. Auto-Poll Interrupt from Register 1 Enable
. When this bit is set, the INTR bit will be set
when the APINT1 bit in INT0 is set.
20
APINT0EN. Auto-Poll Interrupt from Register 0 Enable
. When this bit is set, the INTR bit will be set
when the APINT0 bit in INT0 is set.
19
MIIPDINTEN. MII PHY Detect Transition Interrupt Enable
. When this bit is set, the INTR bit will be
set when the MIIPDTINT bit in INT0 is set.
18
Reserved.
17
MCCINTEN. MII Management Command Complete Interrupt Enable
. When this bit is set, the INTR
bit will be set when the MCCINT bit in INT0 is set.
16
MREINTEN. MII Management Read Error Interrupt Enable
. When this bit is set, the INTR bit will be
set when the MREINT bit in INT0 is set.
15
VALBIT1. Value bit for byte 1
. The value of this bit is written to any bits in the INTEN0 register that
correspond to bits in the INTEN0[14:8] bit map
fi
eld that are set to 1.
14
SPNDINTEN. Suspend Interrupt Enable
. When this bit is set, the INTR bit will be set when the
SPNDINT bit in INT0 is set.
13
MPINTEN. Magic Packet
Interrupt Enable
. When this bit is set, the INTR bit will be set when the
MPINT bit in INT0 is set.
12
Reserved.
11
TINTEN3. Transmit Interrupt Enable
. When this bit is set, the INTR bit will be set when the TINT bit
for this particular ring in INT0 is set.
10
TINTEN2. Transmit Interrupt Enable
. When this bit is set, the INTR bit will be set when the TINT bit
for this particular ring in INT0 is set.
9
TINTEN1. Transmit Interrupt Enable
. When this bit is set, the INTR bit will be set when the TINT bit
for this particular ring in INT0 is set.
8
TINTEN0. Transmit Interrupt Enable
. When this bit is set, the INTR bit will be set when the TINT bit
for this particular ring in INT0 is set.
7
VALBIT0. Value bit for byte 0
. The value of this bit is written to any bits in the INTEN0 register that
correspond to bits in the INTEN0[6:0] bit map
fi
eld that are set to 1.
Attribute:
Read-write; write mode R.
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