參數(shù)資料
型號： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 221/378頁
文件大小： 3300K
代理商： AMD-8151
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Chapter 4
Registers
221
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
Power Management 1 Enable Register (ACPI PM1a_EN)
PM02
Most of these bits work in conjunction with the corresponding STS bits in PM00 to generate SCI or
SMI interrupts (based on the state of PM04[SCI_EN]).
Default:
0100h.
Attribute:
Read-write.
9
SLPBTN_STS. Sleep button status.
1=Indicates that the sleep button (SLPBTN_L) has been
asserted. The debounce circuitry causes a 12-to-16 millisecond delay from the time the input signal
stabilizes until this bit changes. If the GPIO debounce circuitry speci
fi
ed by PMD7 is enabled, then the
debounce period is twice as long before setting the status bit. If the SLPBTN_L function is not
selected by PMD7, then this bit is not set. If PM26[SBOR_DIS] is Low and SLPBTN_L is held Low for
more than four seconds, then this bit is cleared and PBOR_STS is set. This bit resides on the
VDD_COREX power plane. Note: the debounce circuit functions in the High-to-Low and Low-to-High
directions.
PWRBTN_STS. Power button status.
1=Indicates that the power button (PWRBTN_L) has been
asserted. The debounce circuitry causes a 12-to-16 millisecond delay from the time the input signal
stabilizes until this bit changes. If PM26[PBOR_DIS] is Low and PWRBTN_L is held Low for more
than four seconds, then this bit is cleared and PBOR_STS is set. This bit resides on the
VDD_COREX power plane. Note: the debounce circuit functions in the High-to-Low and Low-to-High
directions.
Reserved.
GBL_STS. Global status.
This bit is set by hardware when a 1 is written to PM2C[BIOS_RLS].
BM_STS. Bus master status.
This bit is set by hardware when a secondary PCI bus request signal
becomes active, LDTREQ_L is asserted, or any internal source requests access to the host. Based
on the state of PM04[BM_RLD], this may result in a power state transition. Note: this bit is not set by
HyperTransport
technology system management messages, HyperTransport interrupt requests,
and HyperTransport fence or
fl
ush commands.
Reserved.
TMR_STS. ACPI timer status.
This bit is set by hardware when the MSB (either bit 23 or 31 based
on DevB:3x41[3]) of the ACPI timer (PM08) toggles (from 0 to 1 or 1 to 0).
8
7:6
5
4
3:1
0
Bits
15:11 Reserved.
10
RTC_EN. Real-time clock alarm SCI/SMI enable.
1=Enable an SCI or SMI interrupt when
PM00[RTC_STS] is set High. This bit resides on the VDD_COREX power plane.
9
SLPBTN_EN. Sleep button SCI/SMI enable.
1=Enable an SCI or SMI interrupt when
PM00[SLPBTN_STS] is set High. This bit resides on the VDD_COREX power plane.
8
PWRBTN_EN. Power button SCI/SMI enable.
1=Enable an SCI or SMI interrupt when
PM00[PWRBTN_STS] is set High. This bit resides on the VDD_COREX power plane.
7:6
Reserved.
5
GBL_EN. Global SCI enable.
1=Enable an SCI interrupt when PM00[GBL_STS] is set High.
Note: this results in an SCI interrupt, regardless as to the state of PM04[SCI_EN].
4:1
Reserved.
0
TMR_EN. ACPI timer SCI enable.
1=Enable an SCI interrupt when PM00[TMR_STS] is set High.
Note: this results in an SCI interrupt, regardless as to the state of PM04[SCI_EN].
Description
Bits
Description
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