參數(shù)資料
型號(hào)： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 227/378頁
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代理商： AMD-8151
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Chapter 4
Registers
227
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
Global Status Register
PM28
Each of the EVT bits specify SMI-interrupt-enabled status bits in other registers. These are not sticky
bits; they reflect the combinatorial equation of: _EVT = (status1 & SMI enable1) | (status2 & SMI
enable2)...
Default:
0000h.
Attribute:
See below.
Bits
15
Description
MISC_EVT. Miscellaneous SMI event.
Read-only. This bit is read as 1 when there are set status bits
in PM30 that are enabled in PM32.
Reserved.
GPE0_EVT. General purpose event 0 event status.
Read-only. This bit goes High when any of the
PM20 status bits that are SMI enabled by PM2A or PM2C become active (this does not include
PM20[DM_STS]). Note: PM20[TCOSCI_STS] is not included.
USB_EVT. USB SMI event.
Read-only. This bit is read as 1 when one of the USB-de
fi
ned SMI events
occurs in either USB controller. This occurs when HcControl[8] is High and an enabled interrupt
occurs (HcInterruptStatus and HcInterruptControl). This bit is not affected by PM20[USBRSM_STS].
SMBUS_EVT. SMBus event status.
Read-only. This bit is read as 1 when an SMBus status bit in
PME0[SNP_STS, HSLV_STS, and SMBA_STS] is High while enabled by PME2[SNP_EN, HSLV_EN,
and SMBA_EN], respectively, or when any of PME0[ABRT_STS, COL_STS, PRERR_STS,
HCYC_STS, TO_STS] are set High while enabled by PME2[HCYC_EN].
Reserved.
SWI_STS. Software SMI status.
Read; set by hardware; write 1 to clear. This bit is set High by the
hardware when a write of any value is sent to PM1E or PM2F. This bit can trigger SMI interrupts if
enabled by PM2A[SWISMI_EN].
BIOS_STS. BIOS status.
Read; set by hardware; write 1 to clear. This bit is set High by the hardware
when PM04[GBL_RLS] is set High. BIOS_STS is cleared when a 1 is written to it; writing a 1 to
BIOS_STS also causes the hardware to clear PM04[GBL_RLS]. This bit can trigger SMI interrupts if
enabled by PM2A[BIOSSMI_EN].
Reserved.
IRQRSM_STS. IRQ Resume Status.
Read; set by hardware; write 1 to clear. 1=System was
resumed from POS due to an unmasked interrupt assertion and PM2A[IRQ_RSM] is High. 0=System
was not resumed from POS due to an interrupt. Note: this bit is set only by resumes from POS.
Note: DevB:3x50[PITRSM_L, MSRSM_L] can be set to inhibit timer tick and mouse interrupts during
POS.
GPIO_EVT. GPIO interrupt status.
Read-only. This bit is read as 1 when any of the general purpose
I/O status bits in PMB0 that are SMI enabled by PMB8 become active.
PM1_EVT. Power Management 1 status.
Read-only. This bit is read as 1 when any of the status bits
in PM00 are active (they do not need to be enabled by PM02).
TCO_EVT. TCO SMI interrupt event.
Read-only. This bit is read as 1 when any of
PM44[NMI2SMI_STS, SW_TCO_SMI, TOUT_STS, IBIOS_STS] are set.
DM_EVT. Hardware device monitor event status.
Read-only. This bit is read as 1 when any of the
device monitor status bits in PMA0 that are SMI enabled by PMA8 become active.
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