參數(shù)資料
型號(hào)： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁(yè)數(shù)： 174/378頁(yè)
文件大?。?/td> 3300K
代理商： AMD-8151
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174
Registers
Chapter 4
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
The redirection registers are defined as follows:
Normally all level triggered interrupts are programmed active Low and all edge triggered interrupts
are programmed active High. Normally redirection register 0 (INTR) is programmed to be active
High, edge triggered.
The IC also provides alternative means for configuring the IOAPIC as required by the
HyperTransport specification. This access method is realized by using DevA:0xF0 which contains the
index register and DevA:0xF4 which is the dataport. The access to these configuration registers is
always possible independent of the state of the DevB:0x4B[APICEN] bit.
The index register selects one of the following:
Bits
63:56
Destination.
In physical mode, bits[59:56] specify the APIC ID of the target processor. In logical
mode bits[63:56] specify a set of processors.
55:17 Reserved.
16
Interrupt mask.
1=Interrupt is masked.
15
Trigger mode.
0=Edge sensitive. 1=Level sensitive. Note: this bit is ignored for delivery modes of
SMI, NMI, Init, and ExtINT, which are always treated as edge sensitive.
14
IRR. Interrupt request receipt.
Set by hardware; cleared by hardware. This bit is not de
fi
ned for
edge-triggered interrupts. For level-triggered interrupts, this bit is set by the hardware after an
interrupt is detected. It is cleared by receipt of EOI with the vector speci
fi
ed in bits[7:0].
13
Polarity.
0=Active High. 1=Active Low.
12
Delivery status.
0=Idle. 1=Interrupt message pending.
11
Destination mode.
0=Physical mode. 1=Logical mode.
10:8
Delivery mode.
000b=
fi
xed. 001b=Lowest priority. 010b=SMI. 011b=Reserved. 100b=NMI. 101=Init.
110b=Reserved. 111b=ExtINT.
7:0
Interrupt vector.
Description
Index
00h
01h
Description
Reserved.
Last Interrupt
. The number of the last interrupt is stored in bits[23:16].
All other bits are reserved.
02h-09h Reserved.
10h-3Fh
Interrupt de
fi
nition registers
. Each of the 24 registers utilizes two of
these indexes. Bits[63:32] are accessed through the odd indexes and
bits[31:0] are accessed through the even indexes.
40h-FFh Reserved.
Attribute
Read-only
Read-only
Default
0000 0000h
0017 0000h
Read-only
Read-write
0000 0000h
0000 0000
F800 0001h
Read-only
0000 0000h
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