參數(shù)資料
型號(hào)： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁(yè)數(shù)： 183/378頁(yè)
文件大?。?/td> 3300K
代理商： AMD-8151
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Chapter 4
Registers
183
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
HPE Timer 2 Compare Register
HPET148
Default:
0000_0000_FFFF_FFFFh
Attribute:
See below.
4.4.8
Real-Time Clock Registers
Real-Time Clock Legacy Indexed Address
RTC70
Note:
RTC70[6:0] and RTC72 occupy the same physical register. After a write to RTC70, RTC72
reads back {0b, RTC70[6:0]}; after a write to RTC72, reads of RTC72 provide all 8 bits
written. RTC70 and RTC72 are on the VDD_CORE power plane; they are not preserved in the
STR, STD, SOFF, or MOFF states.
I/O mapped (fixed); offset: 70h.
Default: 00.
Attribute:
Write-only.
3
2
T2PEN.
Read-only. This bit is always 0.
T2IEN. Timer 1Interrupt Enable
. Read-write. This bit must be set to enable timer 0 to cause an
interrupt when it times out. If this bit is 0, the timer can still count and generate the appropriate status
bits, but does not cause an interrupt.
T2ITYPE. Timer 0 Interrupt Type
.Read-write.
0 = The timer interrupt is edge triggered. Each new interrupt generates a new edge.
1 = The timer interrupt is level triggered. The interrupt is held active until the corresponding bit in the
HPET20[C2_STS] register is cleared. If a new interrupt occurs before the interrupt is cleared, the
interrupt remains active.
Reserved. Read-only. Hardwired to 0. Software should only write a 0 to this bit.
1
0
Bits
63:32 Reserved. Read-only. These bits are hardwired to 0.
31:0
T2COMP. Timer 2 Comparator Value
. Read-write. Reads to this register return the value of the
comparator.
A write to this register sets the comparator value. When the main counter equals the value last written,
the corresponding interrupt is generated, if enabled. The value in this register does not change based
on the generated interrupt.
Description
Bits
7
Description
NMIDIS. NMI disable.
1=Sources of NMIs (from serial IRQ logic and SERR_L pin) are disabled from
being able to generate NMI interrupts. Note: the state of this register is read accessible through
DevB:0x41[NMIDIS].
RTCADDR. Real-time clock address.
Speci
fi
es the address of the real-time clock CMOS RAM. The
data port associated with this index is RTC71. Only the lower 128 bytes of the CMOS RAM are
accessible through RTC70 and RTC71.
6:0
Bits
Description (Continued)
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