參數(shù)資料
型號： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 338/378頁
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代理商： AMD-8151
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338
Registers
Chapter 4
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
This register allows the software to specify which types of interrupt events cause the INTR bit in the
Interrupt0 register to be set, which in turn causes the PIRQA_L pin to be asserted if the INTREN bit
in CMD0 is set. Each bit in this register corresponds to a bit in the Interrupt0 register. Setting a bit in
this register enables the corresponding bit in the Interrupt0 register to cause the INTR bit to be set.
INTEN0 is a command style register. The high order bit of each byte of this register is a ‘value’ bit
that specifies the value to be written to selected bits of the register. The seven low order bits of each
byte make up a bit map that selects which register bits will be altered.
This register is reset by RESET_L.
LAN Ethernet Controller Logical Address Filter
ENC168
Default:
Bits
63:0
0000_0000_0000_0000h
Description
LADRF. Logical Address Filter, LADRF[63:0]
. This register contains a 64-bit mask that is used to
accept incoming logical (or multicast) addresses. If the
fi
rst bit in the incoming address (as transmitted
on the wire) is a 1, the destination address is a logical address.
A logical address is passed through the CRC generator to produce a 32-bit result. The high order 6
bits of this result are used to select one of the 64-bit positions in the Logical Address Filter. If the
selected
fi
lter bit is set, the address is accepted, and the frame is copied into host system memory.
The Logical Address Filter is used in multicast addressing schemes. The acceptance of the incoming
frame based on the
fi
lter value indicates that the message may be intended for the node. It is the
responsibility of the host CPU to compare the destination address of the stored message with a list of
acceptable multicast addresses to determine whether or not the message is actually intended for the
node.
Attribute:
Read-write; write mode R.
This register is reset by RESET_L.
6:5
4
Reserved.
STINTEN. Software Timer Interrupt Enable
. When this bit is set, the INTR bit will be set when the
STINT bit in INT0 is set.
Reserved.
RINTEN0. Receive Interrupt Enable
. When this bit is set, the INTR bit will be set when the RINT0 bit
in INT0 is set.
3:1
0
Bits
Description
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