參數(shù)資料
型號： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 139/378頁
文件大?。?/td> 3300K
代理商： AMD-8151
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Chapter 4
Registers
139
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
bus before being sent to the LPC bus (see DevB:0x40[SUBDEC]). Thus, the LPC bridge is the
subtractive decode path for all unclaimed cycles.
4.2
PCI Bridge Con
fi
guration Registers (DevA:0xXX)
These registers are located in PCI configuration space on the primary PCI interface, in the first device
(device A), function 0. See Section 4.1.2 on page 136 for a description of the register naming
convention.
PCI Bridge Vendor And Device ID Register
DevA:0x00
Default:
7460 1022h
Attribute:
Read-only
PCI Bridge Status And Command Register
DevA:0x04
Default:
0230 0000h.
Attribute:
See below.
Bits
31:16
PCI Bridge Device ID
15:0
Vendor ID
Description
Bits
31
30
Description
DPE. Detected Parity Error.
This bit is
fi
xed in the Low state.
SSE. Signaled System Error.
Read; set by hardware; write 1 to clear (however, software cannot get
to this register until after reset). 1=A system error was signaled to the host (the outgoing
HyperTransport
link was
fl
ooded with sync packets) as a result of:
A CRC error (see DevA:0xC4[CRCFEN, CRCERR]) or
A discard timer error (see DevA:0x3C[DTSERREN, DTSTAT]) or
An address parity error of a transaction targetted to the PCI bridge (see DevA:0x3C[SERREN]) or
SERR_L assertion (see DevA:0x3C[SERREN]).
Note: This bit is cleared by PWROK reset but not by RESET_L.
RMA. Received Master Abort.
Read; set by hardware; write 1 to clear. 1=A request sent to the host
bus received a master abort (an NXA error response). Note: this bit is cleared by PWROK reset but
not by RESET_L.
RTA. Received Target Abort.
Read; set by hardware; write 1 to clear. 1=A request sent to the host
bus received a target abort (a non-NXA error response). Note: this bit is cleared by PWROK reset but
not by RESET_L.
Signaled Target Abort.
Read-only. This bit is
fi
xed in the Low state.
26:25
DEVSEL Timing.
Read-only. These bits are
fi
xed at STATUS[10:9] = 01b. This speci
fi
es
“
medium
”
timing as de
fi
ned by the PCI speci
fi
cation.
24
Data Parity Detected.
Read-only. This bit is
fi
xed in the Low state.
23
Fast Back-to-Back Enable.
Read-only. This bit is
fi
xed in the Low state.
22
User De
fi
nable Features.
Read-only. This bit is
fi
xed in the Low state.
29
28
27
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