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參數(shù)資料
| 型號： | AMD-8151 |
| 英文描述： | AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet |
| 中文描述： | AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表 |
| 文件頁數(shù)： | 125/378頁 |
| 文件大?。?/td> | 3300K |
| 代理商： | AMD-8151 |
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Chapter 3
Functional Operation
125
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
The type of wake-up is configured by software using the bits LCMODE_SW, PMAT_MODE, and
MPEN_SW in the CMD7 register. These bits are only reset by the power-on reset (POR) so that they
maintain their values across PCI bus resets.
3.10.16.2
Link Change Detect
Link change detect is one of the Wake-up events that is defined by the OnNow specification. Link
Change Detect mode is set when the LCMODE_SW bit (CMD7, bit 0) is set.
When this bit is set, any change in the Link status causes the LC_DET bit (STAT0, bit 10) to be set.
When the LC_DET bit is set, the PME_STATUS bit (PMCSR register, bit 15) is set. If the PME_EN
bit (PMCSR, bit 8)is set, then the PME_L signal is also asserted.
3.10.16.3
Magic Packet Technology Mode
A Magic Packet frame is a frame that is addressed to the network controller and contains a data
sequence made up of 16 consecutive copies of the device's physical address (PADR[47:0]) anywhere
in its data field. The frame must also cause an address match. By default, it must be a physical address
match, but if the MPPLBA bit (CMD3, bit 9) is set, logical and broadcast address matches are also
accepted. Regardless of the setting of MPPLBA, the sequence in the data field of the frame must be
16 repetitions of the device's physical address (PADR[47:0]).
Magic Packet technology mode is enabled by setting the MPEN_SW bit (CMD7, bit 1). If the RUN
bit is set, the RX_SPND bit must also be set to disable the normal receive mode. Magic Packet
technology mode is disabled by clearing the enable bit.
When the network controller detects a Magic Packet frame, it sets the MP_DET bit (STAT0, bit 11),
the MPINT bit (INT0, bit 13), and the PME_STATUS bit (PMCSR, bit 15). If the PME_EN bit is set,
the PME_L signal is asserted as well. If INTREN (CMD0, bit 1) and MPINTEN (INTEN0, bit 13) are
set to 1, PIRQA_L is asserted.
The PCI bus interface clock (PCI_CLK) is not required to be running while the device is operating in
Magic Packet technology mode. Either of the PIRQA_L, or the PME_L signal may be used to
indicate the receipt of a Magic Packet frame when the CLK is stopped.
3.10.16.3.1 OnNow Pattern Match Mode
In the OnNow Pattern Match Mode, the network controller compares the incoming packets with up to
eight patterns stored in the Pattern Match RAM (PMR). The stored patterns can be compared with
part or all of incoming packets, depending on the pattern length and the way the PMR is programmed.
When a pattern match has been detected, the PMAT_DET bit (STAT0, bit 12) is set. This causes the
PME_STATUS bit (PMCSR, bit 15) to be set, which in turn asserts the PME_L signal if the PME_EN
bit (PMCSR, bit 8) is set.
Pattern Match mode is enabled by setting the PMAT_MODE bit (CMD7,bit 3). The RUN bit (CMD0,
bit 0) and either the RX_SPND bit (CMD0, bit 3) or the RX_FAST_SPND bit (CMD0, bit 5) must
also be set before PMAT_MODE is set.
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