參數(shù)資料
型號(hào)： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁(yè)數(shù)： 121/378頁(yè)
文件大小： 3300K
代理商： AMD-8151
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Chapter 3
Functional Operation
121
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
of the request_operand field are copied from the PAUSE_LEN field of the Flow Control register. If
FIXP is 0, the contents of the request_operand field are set to 0FFFFh.
In full-duplex mode, if FIXP is 0, the act of clearing FCCMD to 0 causes a pause frame to be sent
with its request_operand field cleared to 0.
If FIXP is set to 1, the FCCMD bit is self-clearing—the CPU does not have to write to the network
controller to clear the FCCMD bit. This allows the CPU to use a single write access to cause a pause
frame to be sent with a predetermined request_operand field.
The effects of the FCCMD bit are summarized in Table 34.
3.10.14.5
Programming the Pause Length
Before the host CPU changes the contents of the Pause Length field of the Flow Control register, it
must make sure that a sufficient amount of time (about 50
μ
s) has elapsed since the last time the
register was updated. When the host CPU changes the value of this field it must also write a 1 to the
PAUSE_LEN_CHG bit (FLOW_CONTROL, bit 30). This bit is used internally to synchronize the
change in Pause Length value with the transmission of flow control frames. The bit is automatically
cleared to 0 after the update process has finished. After the internal logic has cleared this bit, it is safe
to write a new value to the Pause Length field.
3.10.14.6
Enabling Receive Pause
The ability to respond to received pause frames, or receive pause ability, is controlled independently
from the transmission of pause frames. When receive pause ability is enabled, the receipt of a pause
frame causes the device to stop transmitting for a time period that is determined by the contents of the
pause frame.
Receive pause ability is enabled either by auto-negotiation or by the Force Receive Pause Enable bit
(FRPE, FLOW_CONTROL, bit 21). If the FRPE bit is set, receive pause ability is enabled regardless
of the results of auto-negotiation. If FRPE is not set, the pause ability is determined by auto-
negotiation.
Clause 37 of IEEE standard 802.3, 1998 Edition defines two types of pause configurations, symmetric
PAUSE and asymmetric PAUSE. In a symmetric configuration both link partners transmit and receive
Table 34.
FCCMD Bit Functions
FCCMD
Transition
0 to 1
1 to 0
0 to 1
FIXP
Duplex
Mode
Half
Half
Full
Action
X
X
1
Enable back pressure
Disable back pressure
Send pause frame with request operand equal to the contents of the
Pause Length register. Automatically clear FCCMD to 0.
No action. (FCCMD is cleared automatically when FIXP = 1.)
Send pause frame with request operand equal to 0FFFFh.
Send pause frame with request operand equal to 0000h.
1 to 0
0 to 1
1 to 0
1
0
0
Full
Full
Full
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