參數(shù)資料
型號： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 145/378頁
文件大?。?/td> 3300K
代理商： AMD-8151
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Chapter 4
Registers
145
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
HyperTransport
Link Control Register
DevA:0xC4
Default:
00 0020h; see below for the default of bits[31:24].
Attribute:
See below.
25:21
Unit ID count.
Read-only. Speci
fi
es the number of unit IDs used by the IC.
20:16
BUID. Base UnitID.
Read-write. This speci
fi
es the HyperTransport
protocol base unit ID. The IC's
logic uses this value to determine the unit IDs for HyperTransport request and response packets.
15:8
Capabilities Pointer.
Read-only. This register contains the pointer to the HyperTransport Interrupt
Discovery and Con
fi
guration Capability.
7:0
Capabilities ID.
Read-only. Speci
fi
es the capabilities ID for HyperTransport technology con
fi
guration
space.
Bits
31
30:28
LWO. Link width out.
Read-write. Speci
fi
es the operating width of the outgoing HyperTransport
link. Legal values are 000b (8 bits), 100b (2 bits), and 101b (4 bits). Writes of invalid values do not
change the register content and are ignored. Note: this
fi
eld is cleared by PWROK reset but not by
RESET_L; the default value of this
fi
eld depends on the widths of the HyperTransport links of the
connecting device, as speci
fi
ed by the HyperTransport speci
fi
cation. Note: the link width does not
change until either RESET_L is asserted or a HyperTransport link disconnect sequence occurs.
27
Reserved.
26:24
LWI. Link width in.
Read-write. Speci
fi
es the operating width of the incoming HyperTransport link.
Legal values are 000b (8 bits), 100b (2 bits), and 101b (4 bits). Writes of invalid values do not change
the register content and are ignored. Note: this
fi
eld is cleared by PWROK reset but not by RESET_L;
the default value of this
fi
eld depends on the widths of the HyperTransport links of the connecting
device, as speci
fi
ed by the HyperTransport speci
fi
cation. Note: the link width does not change until
either RESET_L is asserted or a HyperTransport link disconnect sequence occurs.
23
Reserved.
22:20
Max link width out.
Read-only. This speci
fi
es the width of the outgoing HyperTransport link to be 8
bits wide.
19
Reserved.
18:16
Max link width in.
Read-only. This speci
fi
es the width of the incoming HyperTransport link to be 8 bits
wide.
15
Reserved.
14
EXTCTL. Extended control time.
Read-write. This bit speci
fi
es the time in which LTXCTL_H/L is
held asserted during the initialization sequence that follows a LDTSTOP_L deassertion, after
LRXCTL_H/L is sampled asserted. 1= About 50 microseconds. 0= At least 16 bit times (for a 8 bit
link). Note: this bit is cleared by PWROK reset but not by RESET_L.
13
LDT3SEN. HyperTransport link three-state enable.
Read-write. 1=During the LDTSTOP_L
disconnect sequence, the HyperTransport transmitter signals are placed into the high impedance
state and the receivers are prepared for the high impedance mode. 0=During the LDTSTOP_L
disconnect sequence, the HyperTransport transmitter signals are driven, but in an unde
fi
ned state,
the HyperTransport clock is toggling, and the HyperTransport receiver signals are assumed to be
driven. Note: this bit is cleared by PWROK reset but not by RESET_L.
12:9
Reserved.
8
CRCERR. CRC Error.
Read; set by hardware; write 1 to clear. 1=The hardware detected a CRC error
on the incoming HyperTransport link. Note: this bit is cleared by PWROK reset but not by RESET_L.
7
TXOFF. Transmitter off.
Read-only (not implemented).
Description
Reserved.
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