參數(shù)資料
型號(hào)： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 151/378頁
文件大?。?/td> 3300K
代理商： AMD-8151
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Chapter 4
Registers
151
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
I/O Control 1 Register
DevB:0x40
Default:
00h.
Attribute:
See below.
I/O Control 2 Register
DevB:0x41
Default:
0001000b. (Pin-strap: see below)
Attribute:
See below.
Bits
7
Description
NMIONERR. Generate an NMI on error.
Read-write. 1=An NMI is generated when one of the error
status bits speci
fi
ed by Section 3.1.2 on page 37 is set. Note: see PM48[NMI2SMI_EN] for
information on how NMI interrupts may be controlled.
LPCERR. LPC transaction error status.
Read; set by hardware; write 1 to clear. The bit is set High
by hardware when an LPC sync error occurs.
SUBDEC. Subtractive decoding off of the secondary PCI bus.
Read-write. 1=All memory mapped
and I/O mapped transactions received by the host that are not destined for any internally speci
fi
ed
devices or buses are sent to the secondary PCI bus; if DEVSEL_L is not asserted for these PCI bus
cycles, then the IC asserts DEVSEL_L during the subtractive window, and asserts STOP_L to
complete the cycle; the cycle is then retransmitted to the LPC bus; if, during the PCI bus cycle,
DEVSEL_L is asserted by an external component before the subtractive window, then the cycle is
assumed to be for the secondary PCI bus and allowed to complete. 0=All memory mapped and I/O
mapped transactions received by the host that are not destined for any internally speci
fi
ed devices or
buses are sent directly to the LPC bus.
LPC_IOR. LPC I/O recovery.
Read-write. 1= I/O recovery delay (speci
fi
ed by IORT) enforced for both
LPC and legacy I/O cycles. 0=I/O recovery delay only enforced for legacy I/O cycles (cycles to the
DMA controller, legacy PIC, programmable interval timer, and real-time clock).
IORT. I/O recovery time.
Read-write. This bit speci
fi
es the amount of time enforced between internal
legacy I/O cycles (cycles to the DMA controller, legacy PIC, programmable interval timer, and real-
time clock) and, if enabled by LPC_IOR, LPC cycles. 0=There are a minimum of 22 PCLK cycles
between the end of each I/O cycle and the beginning of the next I/O cycle. 1=There are a minimum of
54 PCLK cycles between I/O cycles. This bit does not affect memory cycles (only I/O cycles).
BLE. BIOS lock enable.
Read; write 1 only. 1=Setting DevB:0x40[RWR] from 0 to 1 sets
PM44[IBIOS_STS] and generates an SMI. 0=Setting DevB:0x40[RWR] from 0 to 1 does not set
PM44[IBIOS_STS] and does not generate an SMI. Once BLE is set, it can only be cleared by
RESET_L.
PW2LPC. Discarded posted request targeting LPC.
Read; set by hardware; write 1 to clear. This
bit is set by hardware if a posted request that targets a device on the LPC gets discarded. This can
only be set if DevB:0x41[DPW2LPC] is programmed High. Setting this bit can result in a NMI if
enabled with DevB:0x40[NMIONERR].
RWR. LPC ROM write.
Read-write. 1=Memory writes to BIOS ROM address space, as de
fi
ned by
DevB:0x43, are allowed to pass onto the LPC bus. 0=Memory writes to BIOS ROM address space
are dropped.
6
5
4
3
2
1
0
Bits
7
6
5
Description
Reserved.
Reserved.
P92FR. Port 92 fast reset.
Read-write. 1=Writes that attempt to set I/O PORT92[0]
—
the fast
processor reset bit
—
are enabled. 0=Writes to PORT92[0] do not generate a processor reset pulse
using the HyperTransport
technology INIT interrupt.
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