參數(shù)資料
型號： AMD-8151
英文描述： AMD-8151 - Preliminary AMD-8151 HyperTransport AGP3.0 Graphics Tunnel Data Sheet
中文描述： AMD的8151 -初步的AMD - 8151 HyperTransport的AGP3.0圖形隧道數(shù)據(jù)表
文件頁數(shù)： 117/378頁
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代理商： AMD-8151
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Chapter 3
Functional Operation
117
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
Note:
The notation Rx.y stands for PHY Management Register x, bit y.
When Auto-Negotiation is complete, the Network Port Manager examines the MF Preamble
Suppression bit in PHY register 1. If this bit is set, the Network Port Manager suppresses preambles
on all frames that it sends until one of the following events occurs:
A hardware reset occurs.
The EN_PMGR bit (CMD3 Register, bit 14) is cleared.
A management frame read error occurs.
The external PHY is disconnected.
The Network Port Manager is not disabled when the MDIO pin is held Low when the MII
Management Interface is idle. If no PHY is connected and an external pull-down resistor is attached,
reads of the external PHY's registers return all zeros, and no read error is reported. If a PHY is
disconnected, causing MDIO to go Low, an MIIPD interrupt occurs.
3.10.13.1
Auto-Negotiation With Multiple PHY Devices
The MII Management Interface (MDC and MDIO) can be used to manage more than one external
PHY device. The external PHY devices may or may not be connected to the network controller’s MII
bus. For example, two PHY devices can be connected to the network controller’s MII bus so that the
MAC can communicate over either a twisted-pair cable or a fiber-optic link. Conversely, several
network controllers may share a single integrated circuit that contains several PHY devices with
separate MII buses but with only one MII Management bus. In this case, the MII Management
Interface of one network controller could be used to manage PHY devices connected to different
network controllers.
If more than one PHY device is connected to the MII bus, only one PHY device is allowed to be
enabled at any one time. Since the Network Port Manager can not detect the presence of more than
one PHY on the MII bus, the host CPU is responsible for making sure that only one PHY is enabled.
The host CPU can use the PHY Access Register to set the Isolate bit in the Control Register (Register
0, bit 10) of any PHY that needs to be disabled.
4.13
4.12
4.11
4.10
4.9
4.8
4.7
4.6
4.5
4.4:0
Remote Fault
Reserved
ASM_DIR
PAUSE
100BASE-T4
100BASE-TX, Full Duplex
100BASE-TX
10BASE-T, Full Duplex
10BASE-T
Selector Field
Cleared to 0
Cleared to 0
NAPA
NPA
R1.15
R1.14
R1.13
R1.12
R1.11
00001b
Table 32.
Sources of Auto-negotiation Advertisement Register (R4) Bits
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