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參數(shù)資料
| 型號(hào)： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁(yè)數(shù)： | 72/581頁(yè) |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90F562 |
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48
CHAPTER 2 CPU
MB90560 series
2.7
2.7.4 Condition code register (PS: CCR)
Dedicated Registers
The condition code register (CCR) is an 8-bit register that consists of the bits that
indicate the results of an arithmetic operation and the contents of transfer data and
bits that control interrupt request acceptance.
I
Condition code register (CCR) configuration
Figure 2.7-9 shows the configuration of the CCR register. Refer to the programming manual for
details about the status of the condition code register (CCR) during instruction execution.
Figure 2.7-9 Condition code register (CCR) configuration
G
Interrupt enable flag (I)
In response to all interrupt requests other than software interrupts, when the I flag is “1”,
interrupts are enabled. When the I flag is “0”, interrupts are disabled. This flag is cleared by a
reset.
G
Stack flag (S)
This flag indicates which pointer is used for a stack operation.
When the S flag is “0”, the user stack pointer (USP) is valid. When the S flag is “1”, the system
stack pointer (SSP) is valid. Set when an interrupt is accepted or when a reset occurs.
G
Sticky bit flag (T)
“1” is set in the T flag when there is at least one “1” in the data shifted out from the carry after
execution of a logical/arithmetic right shift instruction. Otherwise, “0” is set in T flag. In addition,
“0” is set in T flag when the shift value is zero.
G
Negative flag (N)
Set to “1” when the MSB is “1” as the result of an arithmetic calculation. Cleared to “0” when the
MSB is 0.
G
Zero flag (Z)
Set to “1” when the result of an arithmetic calculation is all zeros. Otherwise, set to “0”.
CCR initial value
Interrupt enable flag
Stack flag
Sticky bit flag
Negative flag
Zero flag
Overflow flag
Carry flag
-:
x:
Not used
Undefined
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