參數(shù)資料
型號： MB90F562
廠商： Fujitsu Limited
英文描述： Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125
中文描述： 16位微控制器
文件頁數(shù)： 15/581頁
文件大?。?/td> 3144K
代理商： MB90F562
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MB90560 series
xiii
Figure 12.3.5.2-18-bit Timer Control Register (DTCR0/1/2) ...........................................................................320
Figure 12.3.5.3-1Waveform Control Register (SIGCR) ..................................................................................322
Figure 12.4.1-1 Clearing the counter by an overflow ....................................................................................326
Figure 12.4.1-2 Clearing the counter upon a match with compare clear register .........................................326
Figure 12.4.1-3 16-bit Free-run timer count timing .......................................................................................327
Figure 12.4.1-4 16-bit Free-run timer clear timing ........................................................................................327
Figure 12.4.2-1 Sample output waveform when compare registers 0 and 1 are used individually when the initial
output value is “0”. ...............................................................................................................328
Figure 12.4.2-2 Sample output waveform when compare registers 0 and 1 are used in a pair when the initial
output value is “0”. ...............................................................................................................329
Figure 12.4.2-3 Compare operation upon update of compare registers .......................................................330
Figure 12.4.2-4 Compare interrupt timing .....................................................................................................330
Figure 12.4.2-5 Output pin change timing ....................................................................................................330
Figure 12.4.3-1 Sample input capture timing ................................................................................................332
Figure 12.4.3-2 16-bit input capture timing for input signals .........................................................................333
Figure 12.4.4-1 PPG output operation, output waveform .............................................................................335
Figure 12.4.4-2 8+8 PPG output operation waveform ..................................................................................337
Figure 12.4.4-3 Write timing chart ................................................................................................................338
Figure 12.4.4-4 PRL write operation block diagram .....................................................................................338
Figure 12.4.5-1 Waveform Generator ...........................................................................................................340
Figure 12.4.5.1-1Positive Polarity Non-overlap Signal Generation by RT1/3/5 ..............................................342
Figure 12.4.5.1-2Negative Polarity Non-overlap Signal Generation by RT1/3/5 ............................................343
Figure 12.4.5.1-3Positive Polarity Non-overlap Signal Generation by PPG timer ..........................................344
Figure 12.4.5.1-4Negative Polarity Non-overlap Signal Generation by PPG timer ........................................345
Figure 12.4.5.2-1Generating PPG output/GATE signal during each RT is at “H” level ..................................346
Figure 12.4.5.2-2Generating PPG output/GATE signal until the value 8-bit timer and 8-bit reload register
is matched. ..........................................................................................................................347
Figure 12.4.5.3-1Operation when DTTI input is enabled ................................................................................348
Figure 13.1-1
UART operation mode .........................................................................................................353
Figure 13.2-1
Block diagram of UART .......................................................................................................354
Figure 13.3-1
Block Diagram of UART Pins ..............................................................................................359
Figure 13.4-1
UART registers ....................................................................................................................360
Figure 13.4-2
Serial Control register (SCR0/1) ..........................................................................................362
Figure 13.4-3
Serial Mode control register (SMR0/1) ................................................................................364
Figure 13.4-4
Status register (SSR0/1) .....................................................................................................366
Figure 13.4-5
Serial input data register (SIDR0/1) ....................................................................................368
Figure 13.4-6
Output data register (SODR0/1) ..........................................................................................368
Figure 13.5-1
Reception operation and flag set timing ..............................................................................374
Figure 13.5-2
Transmission operation and flag set timing .........................................................................375
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PDF描述
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